KR20020054113A - Integrated semiconductor device and fabrication of this device - Google Patents
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Abstract
Description
본 발명은 반도체 집적소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게 설명하면 초고주파 통신용 AlGaAs/GaAs HBT 전력 소자를 구현함에 있어 식각에만 의존한 기존 소자 제조 공정을 개선하여 표면에서의 단차를 최대한 억제하고 에미터의 폭을 선택적으로 조절할 수 있도록 하여 소자의 성능을 개선하는 방법에 관한 것이다.The present invention relates to a semiconductor integrated device and a method for manufacturing the same. More specifically, the present invention relates to an AlGaAs / GaAs HBT power device for microwave communication. The present invention relates to a method for improving device performance by allowing selective adjustment of emitter width.
현재 GaAs 및 InGaP 기판 위에 집적화된 형태로 HBT(Heterojunction Bipolar Transistor; 이종접합 바이폴라 트랜지스터) 소자는 에피 웨이퍼를 사용하여 제작하는 종형 구조 형태로 에미터 및 베이스의 형성을 위해서는 각각의 에피층을 식각함으로써 공정 후 매우 큰 표면 단차가 발생하며, 이로 인한 미세 패턴의 형성에 좋지 않은 영향을 주게 된다(도 1 참조). 또한 패턴의 구조상 수직적인 구조를 갖는 형태이므로 표면에서의 단차로 인하여 소자의 형성 후 IC(integrated circuit)를 제조하는데 있어서 집적화된 다층 금속 배선구조를 형성하는데 문제점이 있다.Currently, heterojunction bipolar transistor (HBT) devices are integrated on GaAs and InGaP substrates and are formed by using epi wafers, and are formed by etching each epi layer to form emitters and bases. Afterwards a very large surface step occurs, which adversely affects the formation of a fine pattern (see FIG. 1). In addition, since the shape of the pattern has a vertical structure, there is a problem in forming an integrated multilayer metal wiring structure in manufacturing an integrated circuit (IC) after the formation of the device due to a step in the surface.
도 1a는 종래 기술에 따른 AlGaAs/GaAs HBT 소자의 제작 공정을 도시한 단면도이다. 도 1a로부터 알 수 있는 바와 같이, HBT 소자의 컬렉트를 형성하는 N+ 형(type)의 GaAs 층(2) 및 N 형의 GaAs 층(3)이 있고, 베이스를 형성하는데 사용하는 P 형 이온을 도핑(doping)한 GaAs 층(4), GaAs 층(4) 위에 에미터 및 에미터 캐패시터를 형성하는데 사용되는 질소(N)가 도핑된 AlGaAs 층(5), N-type GaAs 층(6) 및 N+가 도핑된 InGaAs 층(7)이 적층되어 있는 다층 구조의 기판을 사용한다. 에미터 전극(8)의 형성은 금속 리프트 오프(lift-off) 방법에 의해 다층 박막 구조 위에 패턴을 형성하며 이 후 감광막(photo resist)을 사용한 포토 리소그라피(photo lithography) 공정을 한 후 에미터 메사 식각(mesa etch)을 하여 도 1b와 같이 에미터 영역을 정의한다. 도 1c는 베이스 전극(10)을 리프트 오프 방식에 의해 정의한 모습을 나타낸다. 도 1d 및 도 1e는 베이스 전극(10) 형성 후 다시 포토 리소그라피(photo lithography) 공정을 하여 베이스 메사 식각(mesa etch)을 하고, 그 위에 실리콘 질화막과 같은 절연막(11)을 증착하여 전극을 보호한 후에 컬렉터 전극(12)을 형성한 모습을 나타낸 것이다. 소자의 격리를 위해 도 1e와 같이 상기 절연막(11) 위에 감광막 패턴을 사용하여 절연막(11)을 마스크로 활용하여 전극 및 이온 주입 영역을 정의한 후에 절연막(14)으로 보호막을 형성하고, 니켈크롬(NiCr) 등 금속 저항층(15)을 형성한다. 도 1f는 종형구조의 HBT 소자를 종래기술로 제작한 공정 단면도로서, 도 1f는 최종 금속 배선 공정을 수행한 후의 모습을 나타낸 것이다. 상기와 같이 제작된 종형구조의 HBT 소자는 에미터 및 베이스 층의 메사식각에 의해 표면에서의 단차가 점점 높아 컬렉터 형성 및 후속 공정에 있어서 금속 배선 공정을 함에 있어 패턴의 정렬 상태가 똑바르지 않아 오차가 생기며, 높은 표면 단차로 인하여 후속 공정을 수행하는데 있어서 어려움이 있다. 또한, 리소그라피 공정에서 마스크 정렬 얼라인 키(align key)를 찾는데 오류가 심각하다.1A is a cross-sectional view illustrating a manufacturing process of an AlGaAs / GaAs HBT device according to the prior art. As can be seen from Fig. 1A, there are an N + type GaAs layer 2 and an N type GaAs layer 3 that form a collector of an HBT element, and P type ions used to form a base. A doped GaAs layer (4), an AlGaAs layer (5) doped with nitrogen (N), N-type GaAs layer (6), used to form emitters and emitter capacitors on the GaAs layer (4), and A substrate having a multi-layer structure in which an InGaAs layer 7 doped with N + is stacked is used. The emitter electrode 8 is formed by forming a pattern on the multilayer thin film structure by a metal lift-off method, followed by a photolithography process using a photoresist, followed by an emitter mesa. Etching (mesa etch) to define the emitter region as shown in Figure 1b. 1C shows a state in which the base electrode 10 is defined by a lift-off method. 1D and 1E illustrate a base mesa etch by photolithography after the base electrode 10 is formed, and an insulating film 11 such as a silicon nitride film is deposited thereon to protect the electrode. After that, the collector electrode 12 is formed. For isolation of the device, as shown in FIG. 1E, the photoresist layer pattern is used on the insulating layer 11 to form an electrode and an ion implantation region by using the insulating layer 11 as a mask, and then a protective layer is formed of the insulating layer 14. A metal resistive layer 15 such as NiCr) is formed. FIG. 1F is a cross-sectional view of a vertical HBT device fabricated in the prior art, and FIG. 1F shows a state after performing a final metallization process. The vertical HBT device fabricated as described above has a high step height on the surface due to mesa etching of the emitter and the base layer, so that the pattern alignment is not correct in the metal wiring process in the collector formation and subsequent processes. And the high surface level makes it difficult to carry out subsequent processes. There is also a serious error in finding a mask align key in the lithography process.
따라서 종래와 같은 종형구조의 소자형성에 있어서는 주로 수직으로 식각에 의존해서 공정이 진행되기 때문에 표면 단차에 의한 패턴의 오류를 제어 할 수 없고, 차후 소형 및 고속화되는 고집적 소자의 제작에 있어서 다층 구조의 금속 배선공정을 적용할 수 없는 문제점이 있다.Therefore, in the device formation of the conventional vertical structure, since the process proceeds mainly depending on the etching vertically, it is not possible to control the error of the pattern due to the surface step, and in the manufacture of the highly integrated device that is compact and high speed in the future, There is a problem that the metal wiring process cannot be applied.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 본 발명은 종래의 기술과는 달리 먼저 베이스 영역을 형성하고 분자선 에피택시(MBE: Molecular Beam Epitaxy) 또는 금속유기화학증착법(MOCVD: Metal-Organic Chemical Vapor Deposition)을 선택적으로 적용하여 에피층을 성장시켜 에미터를 형성하며, 에미터의 폭을 선택적으로 조절할 수 있도록 하여 소자의 차단주파수(fT)와 최대 공진주파수(fmax)를 증가시켜 소자의 성능을 개선시키는데 그 목적이 있다.Accordingly, the present invention is to solve the problems of the prior art as described above, the present invention, unlike the prior art first to form a base region and the molecular beam epitaxy (MBE: Molecular Beam Epitaxy) or metal organic chemical vapor deposition method (MOCVD) : Metal-Organic Chemical Vapor Deposition) is selectively applied to form an emitter by growing an epi layer, and the width of the emitter can be selectively controlled so that the cutoff frequency (f T ) and the maximum resonant frequency (f max ) of the device can be controlled. The purpose is to improve the performance of the device by increasing).
도 1a 내지 f는 종래의 종형 구조의 HBT 소자 제조공정과 양립하는 구조도,1a to f are structural diagrams compatible with the HBT device manufacturing process of the conventional vertical structure,
도 2a 내지 l는 본 발명의 실시예에 의한 평탄화한 표면 구조를 갖는 HBT 소자 제조과정을 순차적으로 나타낸 공정 단면도,2a to 1 are process cross-sectional views sequentially showing a manufacturing process of the HBT device having a flattened surface structure according to an embodiment of the present invention,
도 3a 내지 c는 본 발명의 다른 실시예에 의한 평탄화한 표면 구조를 갖는 HBT 소자 제조과정을 나타낸 공정 단면도이다.3A to 3C are cross-sectional views illustrating a manufacturing process of an HBT device having a planarized surface structure according to another embodiment of the present invention.
※도면의 주요 부분에 대한 부호의 설명※※ Explanation of code for main part of drawing ※
1, 31 : 갈륨비소(GaAs) 기판1, 31: gallium arsenide (GaAs) substrate
2, 3, 6, 32, 33, 41 : N-type 갈륨비소(GaAs) 층2, 3, 6, 32, 33, 41: N-type gallium arsenide (GaAs) layer
4, 34 : P-type GaAs 층(p-type 이온 doping GaAs layer)4, 34: P-type GaAs layer (p-type ion doping GaAs layer)
5, 40 : N AlGaAs 또는 InGaP/GaAs 층5, 40: N AlGaAs or InGaP / GaAs layer
7, 42 : N+ InGaAs 층7, 42: N + InGaAs layer
8, 10, 12, 43, 45, 47 : 금속 전극층8, 10, 12, 43, 45, 47: metal electrode layer
9, 11, 14, 17, 36, 38, 39, 44, 46, 48, 52, 54, 61, 62 : 절연막9, 11, 14, 17, 36, 38, 39, 44, 46, 48, 52, 54, 61, 62: insulating film
13, 37 : 이온 주입층13, 37: ion implantation layer
15, 50 : 금속 저항층15, 50: metal resistive layer
18, 53, 51, 56, 63, 66 : 금속 배선층18, 53, 51, 56, 63, 66: metal wiring layer
35 : 감광막35 photosensitive film
49, 55, 65 : 비아홀49, 55, 65: Via Hole
상기한 목적을 달성하기 위한 본 발명에 따른 반도체 집적소자 및 그 제조 방법은 에피층을 식각하지 않고 분자선 에피택시(MBE: Molecular Beam Epitaxy) 또는 금속 유기화학 증착법(MOCVD: Metal-Organic Chemical Vapor Deposition)을 선택적으로 적용하여 에피층을 성장시켜 단차를 줄인 것을 특징으로 하는 반도체 집적소자가 제공된다.A semiconductor integrated device and a method of manufacturing the same according to the present invention for achieving the above object is a Molecular Beam Epitaxy (MBE) or Metal-Organic Chemical Vapor Deposition (MOCVD) without etching the epi layer There is provided a semiconductor integrated device characterized in that the step of reducing the step by growing the epi layer by selectively applying.
또한, 반도체 기판의 소정 영역에 베이스 영역을 형성하는 단계; 상기 정의된 베이스 영역 및 기판 전체에 평탄화된 제 1 절연막층을 형성하는 단계; 상기 베이스 영역내의 제 1 절연막층 내에 에미터 영역을 형성하는 단계; 상기 에미터 영역 내에 에미터 전극을 형성하는 단계; 상기 베이스 영역 위에 베이스 전극을 형성하는 단계; 상기 제 1 절연막층 내에 컬렉터 영역을 형성하여 컬렉터 전극을 형성하는 단계; 상기 에미터 및 컬렉터 전극 형성 후에 소정의 영역을 노출시켜 1차 금속 배선을 형성하는 단계; 상기 1차 금속 배선 공정에 의하여 평탄화된 제 2 절연막층을 형성하는 단계; 및 상기 제 2 절연막층에 접속 홀을 형성하여 금속배선을 증착하고 상기 금속배선을 리프트 오프하여 상기 1차 금속 배선과 접속되는 2차 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 집적소자 제조 방법이 제공된다.The method may further include forming a base region in a predetermined region of the semiconductor substrate; Forming a planarized first insulating layer in the entire base region and the substrate; Forming an emitter region in the first insulating layer in the base region; Forming an emitter electrode in the emitter region; Forming a base electrode on the base region; Forming a collector electrode by forming a collector region in the first insulating layer; Forming a primary metal wiring by exposing a predetermined region after the emitter and collector electrodes are formed; Forming a second insulating film layer planarized by the primary metal wiring process; And forming a connection hole in the second insulating layer to deposit metal wiring, and lifting off the metal wiring to form a secondary metal wiring connected to the primary metal wiring. A manufacturing method is provided.
이하, 첨부된 도면을 참조하면서 본 발명의 한 실시예에 따른 반도체 집적소자 및 그 제조 방법을 보다 상세하게 설명하기로 한다.Hereinafter, a semiconductor integrated device and a method of manufacturing the same according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2l은 본 발명의 일 실시예에 의한 반도체 집적 소자의 제조 방법을 순차적으로 도시한 단면도이다. 상기 도면을 참조하면, 갈륨비소 또는InPGaAs 기판(31) 상에 컬렉터를 형성하는 N+ 형(type) GaAs 층(32) 및 N- 형 GaAs 층(33)이 있고, 베이스를 형성하는데 사용하는 P 형 이온을 도핑(doping)한 GaAs 층(34)이 적층되어 있는 다층 구조의 기판을 사용한다.2A through 2L are cross-sectional views sequentially illustrating a method of manufacturing a semiconductor integrated device according to an embodiment of the present invention. Referring to the drawings, there are an N + type GaAs layer 32 and an N- type GaAs layer 33 for forming a collector on a gallium arsenide or InPGaAs substrate 31, and a P type for forming a base. A substrate having a multilayer structure in which GaAs layers 34 doped with ions are stacked is used.
도 2a는 베이스 영역을 형성하기 위한 다층 구조의 기판 위에 포토 리소그라피(photo lithography) 공정으로 감광막(35)의 패턴을 형성한 모습을 나타낸 것이다.FIG. 2A illustrates a pattern of the photoresist layer 35 formed by a photolithography process on a multi-layered substrate for forming a base region.
도 2b는 베이스 영역이 될 N- 형의 GaAs 층(33) P 형 이온을 도핑(doping)한 GaAs 층(34)을 습식 및 건식 식각방법으로 베이스 메사 식각(mesa etch)을 하고, GaAs 층(34) 위에 실리콘 질화막(SiN)과 같은 절연막(36)으로 보호막을 형성한 모습을 나타낸 것이다. 또한 소자간의 격리를 위해서 He, Be 또는 Cs 등의 이온을 주입한 이온 주입층(37)을 형성한다.2B illustrates a base mesa etch of the GaAs layer 34 doped with N-type GaAs layer 33 to be the base region by wet and dry etching, and the GaAs layer ( 34 shows a protective film formed of an insulating film 36 such as silicon nitride (SiN). In addition, an ion implantation layer 37 implanted with ions such as He, Be, or Cs is formed for isolation between the devices.
도 2c는 소자가 형성될 영역을 평탄화 하기 위한 것으로서, 우선 실리콘 질화막, 실리콘 산화막 등의 절연막(38)으로 증착한 후 폴리머 등 평탄화 특성이 좋은 절연 물질 또는 절연막(39)을 도포하고 에치 백(etch-back) 공정이나 화학적·기계적 연마방법(Chemical Mechanical Polishing; CMP)에 의해 평탄화된 모습을 나타낸 것이다.FIG. 2C is a planarization of the region where the device is to be formed. First, the device is deposited with an insulating film 38 such as a silicon nitride film or a silicon oxide film, and then an insulating material or insulating film 39 having good planarization characteristics such as a polymer is coated and etched back. -back) flattened by the process or chemical mechanical polishing (CMP).
도 2d는 선택적 에피층의 증착을 나타낸 것으로서, 우선 감광막을 사용하여 에미터가 형성될 영역을 정의한 후 건식식각 방법으로 에미터가 형성될 부분을 평탄화된 절연막층(38)에 정의한다. 그 후 에미터 및 에미터 캐패시터를 형성하는데 사용되는 질소(N)가 도핑된 AlGaAs 층 또는 InGaP/GaAs 층(40), N 형 GaAs 층(41)및 N+가 도핑된 InGaAs 층(42)을 분자선 에피택시(MBE: Molecular Beam Epitaxy) 또는 금속 유기화학증착법(MOCVD: Metal-Organic Chemical Vapor Deposition)으로 선택적으로 에피층을 성장시켜 에미터를 형성한다. 600 ~ 800 ℃의 적정 온도 범위에서 절연막(38, 39) 위에는 에피층이 성장하지 않기 때문에 선택적으로 상기 에미터 박막을 증착시킬 수 있으며 성장 방법에 따라 AlGaAs 층 또는 InGaP/GaAs 층 등 다양한 에피 박막을 선택적으로 얻을 수 있다.FIG. 2D illustrates the deposition of the selective epitaxial layer. First, a region in which an emitter is to be formed is defined using a photosensitive film, and then a portion in which the emitter is to be formed is defined in the planarized insulating layer 38 by a dry etching method. Subsequently, the NiGa-doped AlGaAs layer or InGaP / GaAs layer 40, the N-type GaAs layer 41, and the N + -doped InGaAs layer 42, which are used to form the emitter and emitter capacitor, were used. An epitaxial layer is selectively grown by epitaxial (MBE: Molecular Beam Epitaxy) or metal organic chemical vapor deposition (MOCVD) to form an emitter. Since the epitaxial layer does not grow on the insulating films 38 and 39 at an appropriate temperature range of 600 to 800 ° C., the emitter thin film may be selectively deposited. Various epitaxial thin films, such as an AlGaAs layer or an InGaP / GaAs layer, may be formed depending on the growth method. Can be obtained optionally.
또한 에미터 폭을 선택적으로 조절 할 수 있으므로 에미터와 베이스 사이의 캐패시터 용량도 다양하게 구사할 수 있어 소자 사용 용도에 따른 차단주파수(fT) 및 최대 공진주파수(fmax)를 높게 할 수 있는 장점을 지닌다.In addition, since the emitter width can be selectively adjusted, the capacitor capacity between the emitter and the base can be used in various ways, so that the cutoff frequency (f T ) and the maximum resonant frequency (f max ) according to the use of the device can be increased. Has
도 2e는 에미터 전극(43)을 형성하기 위하여 옴(ohm) 접촉저항이 우수한 Ti/Pt/Au 계열의 금속 층을 증착한 후 금속 리프트 오프(lift-off) 방법에 의해 에미터층 박막 구조 위에 전극을 형성한다. 도 2f는 도 2e 공정을 수행한 다음 감광막(photo resist)을 사용한 포토 리소그라피(photo lithography) 공정을 한 후 에미터 메사 식각(mesa etch)을 하여 도 2f와 같이 에미터 영역을 정의하고 (40,41,42), 절연막(44)을 증착하여 에미터 영역을 격리시킨다. 도 2g는 컬렉터를 형성하는 N+ 형의 GaAs 층(32)에 컬렉터 전극(45)으로 AuGe/Ni/Au 계열의 금속을 증착한 후 금속 리프트 오프 방식에 의해 컬렉터 전극을 정의하고 실리콘 질화막 과 같은 절연막(46)을 증착하여 전극을 보호한 모습을 나타낸 것이다.FIG. 2E shows the Ti / Pt / Au-based metal layer having excellent ohmic contact resistance to form the emitter electrode 43, and then on the emitter layer thin film structure by a metal lift-off method. Form an electrode. FIG. 2F is a photolithography process using a photoresist followed by the process of FIG. 2E, followed by emitter mesa etching to define an emitter region as shown in FIG. 2F (40, 41 and 42, and an insulating film 44 is deposited to isolate the emitter region. FIG. 2G illustrates the deposition of AuGe / Ni / Au-based metal onto the N + -type GaAs layer 32 forming the collector with the collector electrode 45, and then defines the collector electrode by a metal lift-off method and an insulating film such as a silicon nitride film. (46) is deposited to protect the electrode.
도 2h는 옴(ohm) 접촉 저항이 우수한 Pt/Ti/Pt/Au 계열의 금속을 증착하여 금속 리프트 오프(lift-off) 방식에 의해 베이스 전극(47)을 형성하고, 베이스 전극(47) 위에 절연막(48)을 증착하여 전극을 보호하고, 에미터 전극 및 컬렉터 전극의 금속 배선공정을 위하여 절연막층(44, 46 48)을 식각한 모습을 나타낸 것이다.FIG. 2h shows a base electrode 47 formed by a metal lift-off method by depositing a Pt / Ti / Pt / Au-based metal having excellent ohmic contact resistance, and forming a base electrode 47 on the base electrode 47. The insulating layers 48 are deposited to protect the electrodes, and the insulating layers 44 and 46 48 are etched for the metal wiring process of the emitter electrode and the collector electrode.
도 2i는 니켈크롬(NiCr) 등 RF 저항으로 사용될 수동 소자를 제작하기 위해 금속 저항(50)을 형성하고 1차 금속 배선공정을 한 후의 모습을 나타낸 것이다.FIG. 2i illustrates a state after forming a metal resistor 50 and performing a primary metal wiring process to fabricate a passive device to be used as an RF resistor such as nickel chromium (NiCr).
RF 수동 소자로 인덕터 및 저항을 상기 공정으로 제작하면, 종래의 종형구조에서 비롯된 표면 단차에 의한 패턴의 오류를 줄일 수 있으며 구조물의 단차 차이에 따른 금속 배선의 단락 등을 미연에 방지할 수 있어 안정된 금속 배선(51)을 얻을 수 있다.When the inductor and the resistor are manufactured in the above process using the RF passive element, the error of the pattern due to the surface step resulting from the conventional vertical structure can be reduced and the short circuit of the metal wiring due to the step difference of the structure can be prevented in advance. The metal wiring 51 can be obtained.
도 2j는 1차 금속 배선공정 후 절연막(52)을 증착한 모습을 나타낸 것이다.FIG. 2J shows the deposition of the insulating film 52 after the primary metal wiring process.
여기서부터는 소자의 용도에 따라 금속 배선 사이의 평탄화된 절연막 층을 추가로 제작할 수가 있어 다층 금속 배선을 이용한 IC(integrated circuit)의 고집적화에 응용될 수 있다. 도 2c에 나타나 있는 절연막 층의 평탄화 작업을 추가로 진행할 때 후속 공정에서 평탄화된 금속 배선 공정을 얻을 수 있어 표면 단차에서 비롯되는 악영향을 최대한 억제할 수 있으며 소자 및 IC의 집적화에 일익을 담당할 수 있다. 특히 평탄화된 다층 금속 배선 공정을 이용함으로써 RF 신호가 보다 안정적으로 전달될 수 있음은 물론이고 소형화, 고속화 및 고집적화된 반도체 집적회로의 신뢰성을 크게 향상시킬 수 있다.From this point, the planarization insulating layer between the metal wirings can be additionally manufactured according to the use of the device, and thus it can be applied to high integration of integrated circuits (ICs) using multilayer metal wirings. When the planarization of the insulating film layer shown in FIG. 2C is further performed, a flattened metal wiring process can be obtained in a subsequent process, thereby maximally suppressing adverse effects resulting from surface level differences and playing a part in the integration of devices and ICs. have. In particular, the use of a flattened multilayer metallization process enables the RF signal to be transmitted more stably, and greatly improves the reliability of miniaturized, high speed, and highly integrated semiconductor integrated circuits.
도 2k는 소자간의 최종 금속 배선 공정으로 Ti/Ni/Au 또는 Au 등의 금속으로에어 브리지(air bridge) 금속 배선(53)을 형성하고 보호막으로 절연막(54)을 증착한 후의 공정 단면도이다.FIG. 2K is a cross-sectional view of the process after forming an air bridge metal interconnection 53 with a metal such as Ti / Ni / Au or Au as a final metal interconnection process between devices and depositing an insulating film 54 with a protective film.
도 2l은 기판의 뒷면에 열전도성을 고려한 후면(back-side) 비아홀(55)을 형성하고 금속층을 증착하여 최종 제작된 소자의 공정 단면도를 나타낸 것이다.FIG. 2l illustrates a process cross-sectional view of a final fabricated device by forming a back-side via hole 55 in consideration of thermal conductivity on a back surface of a substrate and depositing a metal layer.
도 3a 내지 3c는 본 발명의 다른 실시예에 의한 평탄화된 표면 구조를 갖는 HBT 소자 제조과정을 나타낸 공정 단면도이다. 도 3a는 상기 도 2i 공정 후 금속 배선 사이의 평탄화된 절연막층(61, 62)을 추가로 제작한 공정 단면도를 나타낸다.3A to 3C are cross-sectional views illustrating a manufacturing process of an HBT device having a planarized surface structure according to another embodiment of the present invention. FIG. 3A shows a cross-sectional view of further fabricating the planarized insulating layer 61, 62 between the metal wirings after the FIG. 2I process.
상기 도 2c에 도시되어 있는 절연막 층의 평탄화 작업을 추가로 진행할 때 후속 공정에서 평탄화된 금속 배선 공정을 얻을 수 있어 표면 단차에서 비롯되는 악영향을 최대한 억제할 수 있으며 소자 및 IC의 집적화에 일조할 수 있다. 특히 평탄화된 다층 금속 배선공정을 이용함으로써 RF 신호가 보다 안정적으로 전달될 수 있음은 물론이고 소형화, 고속화 및 고집적화된 반도체 집적회로의 신뢰성을 크게 향상시킨다.When the planarization operation of the insulating film layer shown in FIG. 2C is further performed, a planarized metal wiring process can be obtained in a subsequent process, thereby maximally suppressing adverse effects caused by surface level differences and contributing to the integration of devices and ICs. have. In particular, the use of a flattened multilayer metallization process enables the RF signal to be transmitted more stably, and greatly improves the reliability of miniaturized, high speed, and highly integrated semiconductor integrated circuits.
도 3b는 평탄화된 절연막층(62) 위에 비아홀 영역을 정의한 후 금속 배선 공정으로 Ti/Ni/Au 또는 Au 등의 금속으로 에어 브리지(air bridge) 금속 배선(63)을 형성하고 보호막으로 절연막(64)을 증착한 후의 공정 단면도이다.3B shows an via hole region on the planarized insulating layer 62, and then forms an air bridge metal wiring 63 with a metal such as Ti / Ni / Au or Au by a metal wiring process, and then uses the insulating film 64 as a protective film. ) Is a cross-sectional view of the process after deposition.
도 3c는 기판의 뒷면에 열전도성을 고려한 후면(back-side) 비아홀(65)을 형성하고 금속층(66)을 증착하여 제작된 소자의 최종 공정 단면도를 나타낸 것이다.FIG. 3C illustrates a final process cross-sectional view of a device fabricated by forming a back-side via hole 65 in consideration of thermal conductivity and depositing a metal layer 66 on the back surface of the substrate.
위에서 양호한 실시예에 근거하여 이 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사상을 벗어남이 없이 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로, 이 발명의 보호 범위는 첨부된 청구 범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.While the invention has been described above based on the preferred embodiments thereof, these embodiments are intended to illustrate rather than limit the invention. It will be apparent to those skilled in the art that various changes, modifications, or adjustments to the above embodiments can be made without departing from the spirit of the invention. Therefore, the protection scope of the present invention will be limited only by the appended claims, and should be construed as including all such changes, modifications or adjustments.
이상에서와 같이 본 발명에 따라 고집적화된 초고주파 통신용 AlGaAs/GaAs HBT 반도체 집적소자를 구현하여 고속 디지털회로, 아날로그/디지털 변환기 또는 광전 집적회로의 전류 구동기 등 부가 가치가 높은 각종 고성능 회로 등에 응용이 가능하고 나아가 같은 칩 내에 디지털 IC, 아날로그 IC, RF IC 등을 집적화 할 수 있다.As described above, AlGaAs / GaAs HBT semiconductor integrated device for highly integrated high frequency communication according to the present invention can be implemented and applied to various high performance circuits having high value added such as high speed digital circuit, analog / digital converter or current driver of photoelectric integrated circuit. Furthermore, digital ICs, analog ICs, and RF ICs can be integrated in the same chip.
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