KR20020050762A - Method for isolating semiconductor devices - Google Patents
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Abstract
Description
본 발명은 반도체장치의 소자격리방법에 관한 것으로서, 특히, 마스킹층을 이용하여 반도체기판의 소자격리영역을 제거하여 트렌치를 형성한 후 소자격리막의 저점이 마스킹층과 중첩되도록 소자격리막을 형성한 후 마스킹층과 동일한 물질로 희생층을 형성한 다음 낮은 선택비와 높은 선택비를 갖는 연마제로 제 1 화학기계적연마와 제 2 화학기계적연마를 희생층과 소자격리막에 실시한 후 다시 낮은 선택비를갖는 연마제로 제 3 화학기계적연마를 실시하여 희생층을 완전히 제거하여 소자격리막과 잔류한 마스킹층의 균일도를 향상시키고 스크래치를 제거하여 소자 신뢰성을 향상시킨 반도체장치의 트렌치형 소자격리방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a device isolation method of a semiconductor device. In particular, after forming a trench by removing a device isolation region of a semiconductor substrate using a masking layer, a device isolation film is formed so that the bottom of the device isolation layer overlaps with the masking layer. A sacrificial layer is formed of the same material as the masking layer, and then the first chemical mechanical polishing and the second chemical mechanical polishing are applied to the sacrificial layer and the device isolation layer using an abrasive having a low selectivity and a high selectivity. The present invention relates to a trench type device isolation method of a semiconductor device in which a third chemical mechanical polishing is performed to completely remove the sacrificial layer to improve uniformity of the device isolation layer and the remaining masking layer and to remove scratches to improve device reliability.
반도체장치의 집적화가 거듭되면서 반도체장치의 상당한 면적을 점유하는 소자격리영역을 줄이기 위한 기술 개발이 활발히 진행되고 있다.As the integration of semiconductor devices continues, technology development for reducing the device isolation region occupying a considerable area of the semiconductor device is actively progressing.
따라서, LOCOS(Local Oxidation of Silicon) 방법 등 기존의 여러 소자격리기술들의 문제점을 극복할 수 있는 BOX(buried oxide)형 얕은트렌치소자격리(shallow trench isolation) 기술이 개발되었다. BOX형 소자격리기술 반도체기판에 트렌치를 형성하고 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 산화실리콘 또는 불순물이 도핑되지 않은 다결정실리콘을 매립한 구조를 갖는다. 그러므로, 버즈 비크가 발생되지 않아 활성영역의 손실이 전혀 없으며, 또한, 산화막을 매립하고 화학기계적연마(chemical mechanical polishing) 또는 에치 백(etch back)하여 평탄한 표면을 얻을 수 있다.Therefore, a buried oxide (BOX) type shallow trench isolation (BOX) isolation technology has been developed that can overcome the problems of various device isolation techniques such as LOCOS (Local Oxidation of Silicon) method. BOX type device isolation technology A trench is formed on a semiconductor substrate and has a structure in which silicon oxide or polycrystalline silicon which is not doped with impurities is embedded by chemical vapor deposition (hereinafter referred to as CVD). Therefore, there is no loss of the active region because no buzz beak is generated, and a flat surface can be obtained by embedding the oxide film and chemical mechanical polishing or etching back.
선폭 0.35㎛ 이하의 소자격리에 사용되는 트렌치형 소자격리방법(STI)은 반도체기판의 소자격리영역을 식각하여 수천 Å 깊이의 트렌치를 형성하고, 이 트렌치에 화학기상증착(CVD)으로 산화막을 증착하여 갭-필링(gap-filling)을 한 다음, 증착된 산화막에 화학기계적연마 등으로 평탄화를 실시하여 소자격리막을 형성한다.The trench isolation method (STI), which is used for isolation of devices having a line width of 0.35 µm or less, forms trenches of several thousand micrometers deep by etching the device isolation region of a semiconductor substrate, and deposits an oxide film on the trench by chemical vapor deposition (CVD). After the gap-filling (gap-filling), and planarized by chemical mechanical polishing, etc. to the deposited oxide film to form a device isolation film.
현재 사용되는 대부분의 트렌치형 소자격리방법은 화학기계적연마로 소자격리막의 평탄화를 달성하며, 이러한 연마법은 더미패턴을 필요로 한다. 더미패턴은 웨이퍼 또는 칩상의 소자활성영역의 패턴을 균일하게 하여 화학기계적연마 후 다이(die)내에 남은 패드질화막의 두께를 균일하게 유지하는 역할을 한다.Most of the trench type device isolation methods currently used achieve the planarization of the device isolation layer by chemical mechanical polishing, and this polishing method requires a dummy pattern. The dummy pattern serves to uniformize the pattern of the device active region on the wafer or the chip to uniformly maintain the thickness of the pad nitride film remaining in the die after chemical mechanical polishing.
그러나, 종래 기술은 칩의 구조상 더미패턴이 형성될 수 없는 넓은 영역(예를 들면, DRAM의 페리영역 등)이 필요할 경우, 소자격리막에 대한 화학기계적연마 실시 진행시 넓은 지역의 절연막이 과도연마되는 디슁(dishing)현상이 발생한다.However, in the prior art, when a large area (for example, a DRAM ferry area) where a dummy pattern cannot be formed due to the structure of a chip is required, when the chemical mechanical polishing of the device isolation film is performed, the insulating film of the large area is over-polishing. Dicing occurs.
또한, 일부 로직소자 제조시 더미패턴을 형성하지 못하는 경우에도 디슁문제를 해결할 수 없다.In addition, even when a dummy pattern is not formed when some logic devices are manufactured, the problem of dicing cannot be solved.
게다가, 전기적 특성을 파악하기 위한 테스트용 비히클(test vehicle)에는 대부분 더미패턴이 추가되지 않으므로 다이내의 균일도를 보장하기 곤란하다.In addition, it is difficult to ensure uniformity in the die since most dummy patterns are not added to a test vehicle for determining electrical characteristics.
도 1은 종래 기술에 따른 반도체장치의 소자격리방법중 화학기계적연마 실시전 단계의 기판을 도시하는 공정단면도이다.1 is a process cross-sectional view showing a substrate before performing chemical mechanical polishing in a device isolation method of a semiconductor device according to the prior art.
도 1을 참조하면, 실리콘 등으로 이루어진 반도체기판(10) 상에 열산화 방법으로 버퍼산화막(도시안함)을 형성하고, 이 버퍼산화막 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 패드질화막(11)을 형성한다. 이때, 버퍼산화막은 질화실리콘과 기판의 실리콘 사이에 발생하는 스트레스를 완화시키기 위하여 형성하고, 패드질화막(11)은 트렌치 형성용 식각마스크 역할과 CMP(chemical mechanical polishing) 공정시 활성영역의 기판을 보호하는 역할을 한다.Referring to FIG. 1, a buffer oxide film (not shown) is formed on a semiconductor substrate 10 made of silicon or the like by a thermal oxidation method, and chemical vapor deposition (hereinafter referred to as CVD) is performed on the buffer oxide film. Silicon nitride is deposited by the method to form the pad nitride film 11. In this case, the buffer oxide film is formed to relieve stress generated between silicon nitride and silicon of the substrate, and the pad nitride film 11 serves as an etching mask for forming trenches and protects the substrate of the active region during a chemical mechanical polishing (CMP) process. It plays a role.
그리고, 패드질화막(11)상에 포토레지스트를 도포한 다음, 소자격리영역이 되는 트렌치 형성부위를 정의하는 노광마스크를 사용하는 노광 및 현상을 실시하여 소자격리영역의 패드질화막(12) 표면을 노출시키는 포토레지스트패턴(도시안함)을 형성한다. 이때, 노출되는 부위가 소자격리영역이 되며 디자인 특성상 노출되는 부위의 패턴의 밀도가 밀한 부위와 소한 부위가 정의된다.Then, a photoresist is applied on the pad nitride film 11, and then exposed and developed using an exposure mask defining a trench formation portion that becomes the device isolation region, thereby exposing the surface of the pad nitride film 12 in the device isolation region. A photoresist pattern (not shown) is formed. At this time, the exposed area becomes the device isolation region, and the density and the small area of the pattern of the exposed area are defined by the design characteristics.
그리고, 포토레지스트패턴으로 보호되지 않는 부위의 패드질화막 및 버퍼산화막을 건식식각 등의 비등방성 식각으로 반도체기판(10)이 노출되도록 순차적으로 제거하여 소자격리영역과 활성영역을 한정한다. 이때, 잔류한 버퍼산화막을 개재한 잔류한 패드질화막(11)은 트렌치 형성용 식각마스크 뿐만 아니라 CMP 평탄화공정시 활성영역의 기판을 보호하는 보호막이 된다.The pad nitride layer and the buffer oxide layer, which are not protected by the photoresist pattern, are sequentially removed to expose the semiconductor substrate 10 by anisotropic etching such as dry etching, thereby defining the device isolation region and the active region. In this case, the remaining pad nitride layer 11 through the remaining buffer oxide layer serves as a protective layer for protecting the substrate of the active region during the CMP planarization process as well as the trench forming etching mask.
그 다음, 포토레지스트패턴을 제거할 수 있다.Then, the photoresist pattern can be removed.
그리고, 잔류한 패드질화막(11) 또는 포토레지스트패턴으로 보호되지 않는 부위의 노출된 반도체기판(10)의 소자격리영역을 소정 깊이로 식각하여 트렌치를 형성한다. 상기에서 트렌치를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다.In addition, the trench is formed by etching the device isolation region of the exposed semiconductor substrate 10 in the portion not protected by the remaining pad nitride film 11 or the photoresist pattern. The trench is formed by anisotropic etching using reactive ion etching (hereinafter referred to as RIE) or plasma etching.
그리고, 트렌치 매립용 절연물질을 증착하기 전에 트렌치 형성시 손상받은 기판(10)의 노출부위를 치유하고 절연물질과 기판과의 스트레스를 완화하기 위하여 노출된 트렌치 표면에 열산화막(도시안함)을 형성할 수 있다.In addition, a thermal oxide film (not shown) is formed on the exposed trench surface to cure the exposed portion of the damaged substrate 10 and to relieve stress between the insulating material and the substrate before forming the trench buried insulating material. can do.
그 다음, 포토레지스트패턴을 제거한 후, 트렌치를 완전히 매립할 수 있는 두께로 절연막(12)을 트렌치를 포함하는 패드질화막(11)상에 소정 두께로 형성한다. 이때, 절연막(12)으로 산화막(12)을 화학기상증착(CVD)으로 증착하여 형성한다.Then, after the photoresist pattern is removed, an insulating film 12 is formed on the pad nitride film 11 including the trench to a predetermined thickness so as to completely fill the trench. At this time, the oxide film 12 is formed by depositing chemical vapor deposition (CVD) on the insulating film 12.
이러한, 산화막(12) 증착 프로파일은 트렌치의 폭에 따라 증착형태가 패드질화막(11) 패턴이 밀한 부위와 소한 부위에서 다르다.The deposition profile of the oxide film 12 is different depending on the width of the trench in the deposition form of the pad nitride film 11 pattern and the small portion.
도시된 바와 같이, 더미패턴을 형성할 수 없어 트렌치 간격이 좁은 부위와 넓은 부위가 발생하여 산화막(12)이 이루는 골의 간격이 다르게 된다.As shown in the drawing, a dummy pattern cannot be formed, so that a narrow trench gap and a wide trench are generated, and thus the gap between the valleys formed by the oxide film 12 is different.
도 2는 낮은 선택비를 갖는 연마제를 사용하여 화학기계적연마가 진행된 도 1의 기판 단면도이다.2 is a cross-sectional view of the substrate of FIG. 1 subjected to chemical mechanical polishing using an abrasive having a low selectivity.
도 2를 참조하면, 기판(10)의 패드질화막 패턴의 밀도가 큰 부위의 패드질화막(110), 패턴밀도가 작은 부위의 패드질화막(113), 패턴밀도가 중간되는 정도 지역의 패드질화막(111, 112)들의 두께 차이가 발생하였음을 알 수 있다.Referring to FIG. 2, the pad nitride film 110 having a high density of the pad nitride film pattern of the substrate 10, the pad nitride film 113 having a small pattern density, and the pad nitride film 111 having an intermediate region of the pattern density are shown. , It can be seen that the thickness difference of 112).
즉, 산화막과 질화막의 선택비가 2:1이나 4:1 정도 되는 일반 산화막용 연마제(slurry)로 산화막을 화학기계적연마 한 경우, 고립된 소자활성영역(I1)의 연마가 타영역에 비하여 빠르게 진행되며, 간격이 넓은 지역(W1)에서 디슁현상이 발생한다. 이는 패턴이 밀한 부위의 잔류산화막(120)과 소한 부위의 잔류산화막(121)의 상부 표면에 대한 단면 프로파일에서 알 수 있다.That is, when the oxide film is chemically mechanically polished with a slurry for general oxide film having a selectivity of oxide film and nitride film of about 2: 1 or 4: 1, polishing of the isolated element active region I1 proceeds faster than other regions. Digging phenomenon occurs in the wide area W1. This can be seen from the cross-sectional profile of the upper surface of the residual oxide film 120 of the dense pattern and the residual oxide film 121 of the small area.
또한, 패턴이 밀한 부위의 패드질화막(110) 두께보다 고립된 소자활성영역(I1)상의 패드질화막(113) 두께가 크게 감소하여 잔류한 패드질화막의 균일도가 매우 열악함을 알 수 있다.In addition, it can be seen that the uniform thickness of the pad nitride film remaining on the device active region I1 is significantly reduced compared to the thickness of the pad nitride film 110 in the region where the pattern is dense.
도 3은 높은 선택비를 갖는 연마제를 사용하여 화학기계적연마가 진행된 도 1의 기판 단면도이다.3 is a cross-sectional view of the substrate of FIG. 1 subjected to chemical mechanical polishing using an abrasive having a high selectivity.
도 3을 참조하면, 기판(10)의 패드질화막 패턴의 밀도가 큰 부위의 패드질화막, 패턴밀도가 작은 부위(I1)의 패드질화막, 패턴밀도가 중간되는 정도 지역의 패드질화막(11)들의 두께 차이가 거의 발생하지 않지만, 패턴 간격이 넓은 지역(W1)의 산화막(122)이 밀한 지역의 산화막(120)에 비하여 매우 크게 디슁되어 제거되었음을 알 수 있다.Referring to FIG. 3, the thickness of the pad nitride film 11 in the region where the pad nitride film pattern of the substrate 10 has a large density, the pad nitride film of the region I1 having a small pattern density, and the pattern density are intermediate. Although the difference rarely occurs, it can be seen that the oxide film 122 in the region W1 having a large pattern interval is much larger than the oxide film 120 in the dense region and removed.
즉, 100:1 이상의 높은 선택비를 갖는 연마제를 이용하여 산화막을 화학기계적연마한 경우, 패드질화막의 두께는 균일하게 유지할 수 있지만 넓은 지역(W1)의 산화막(122)이 심하게 연마되어 후속, 포토리쏘그래피 등에서 포커싱 오차(defocusing)가 발생하며 누설(leakage)발생의 우려가 있다.That is, when the oxide film is chemically mechanically polished using an abrasive having a high selectivity of 100: 1 or more, the thickness of the pad nitride film can be kept uniform, but the oxide film 122 in the wide area W1 is severely polished and subsequently Defocusing may occur in lithography and the like, and leakage may occur.
상술한 종래의 반도체장치의 소자격리방법은 트렌치의 디멘션에 따라 디슁현상 및 패드질화막의 불균일한 잔류 두께 등의 소자격리막의 화학기계적연마 결과가 불균일하여 소자 신뢰성을 감소시키는 문제점이 있다.The device isolation method of the conventional semiconductor device described above has a problem of reducing the device reliability due to uneven chemical mechanical polishing results of the device isolation film such as dishing phenomenon and uneven residual thickness of the pad nitride film depending on the dimensions of the trench.
따라서, 본 발명의 목적은 마스킹층을 이용하여 반도체기판의 소자격리영역을 제거하여 트렌치를 형성한 후 소자격리막의 저점이 마스킹층과 중첩되도록 소자격리막을 형성한 후 마스킹층과 동일한 물질로 희생층을 형성한 다음 낮은 선택비와 높은 선택비를 갖는 연마제로 제 1 화학기계적연마와 제 2 화학기계적연마를 희생층과 소자격리막에 실시한 후 다시 낮은 선택비를 갖는 연마제로 제 3 화학기계적연마를 실시하여 희생층을 완전히 제거하여 소자격리막과 잔류한 마스킹층의 균일도를 향상시키고 스크래치를 제거하여 소자 신뢰성을 향상시킨 반도체장치의 트렌치형 소자격리방법을 제공함에 있다.Accordingly, an object of the present invention is to remove the device isolation region of the semiconductor substrate using a masking layer to form a trench, and then to form a device isolation layer so that the bottom of the device isolation layer overlaps with the masking layer, and then the sacrificial layer is made of the same material as the masking layer. The first chemical mechanical polishing and the second chemical mechanical polishing were performed on the sacrificial layer and the device isolation film with an abrasive having a low selectivity and a high selectivity, followed by a third chemical mechanical polishing with an abrasive having a low selectivity. The present invention provides a trench type device isolation method of a semiconductor device in which the sacrificial layer is completely removed to improve the uniformity of the device isolation film and the remaining masking layer and to remove scratches to improve device reliability.
상기 목적을 달성하기 위해 본 발명에 따른 반도체장치의 소자격리방법은 반도체 기판상에 상기 기판의 소정영역을 노출시키는 개구부를 갖는 마스크층을 형성하는단계와, 상기 마스크층으로 보호되지 않는 상기 기판을 소정 깊이로 제거하여 서로 다른 폭을 갖는 트렌치를 형성하는 단계와, 상기 트렌치를 완전히 매립하되 최저점의 높이가 상기 마스크층의 상부 표면보다 낮게 형성되도록 소자격리용 절연막을 상기 마스크층상에 형성하는 단계와, 상기 절연막 상에 상기 마스크층과 동일한 물질로 희생막을 형성하는 단계와, 낮은 연마선택비를 갖는 제 1 연마제를 사용하여 상기 희생막과 상기 절연막의 일부를 제거하는 제 1 화학기계적연마를 상기 기판상에 실시하되 상기 최저점 상에 우치한 상기 희생막의 상부 표면에 이르면 상기 제 1 화학기계적연마를 중지하는 단계와, 높은 연마선택비를 갖는 제 2 연마제를 사용하여 상기 마스크층의 모든 상부 표면이 노출되도록 제 2 화학기계적연마를 상기 기판상에 실시하는 단계와, 상기 제 1 연마제를 사용하는 제 3 화학기계적연마를 상기 희생막이 완전히 제거되되 상기 마스층의 일부만 제거되도록 상기 기판상에 실시하는 단계를 포함하여 이루어진다.In order to achieve the above object, a device isolation method of a semiconductor device according to the present invention includes forming a mask layer having an opening exposing a predetermined region of the substrate on a semiconductor substrate, and removing the substrate that is not protected by the mask layer. Removing trenches having a predetermined depth to form trenches having different widths, forming a device isolation insulating layer on the mask layer such that the trench is completely filled and the lowest point is formed lower than the upper surface of the mask layer; Forming a sacrificial layer on the insulating layer using the same material as that of the mask layer, and removing the sacrificial layer and a part of the insulating layer by using a first abrasive having a low polishing selectivity. The first chemical group on a top surface of the sacrificial layer formed on the lowest point. Stopping red polishing, subjecting the substrate to a second chemical mechanical polishing to expose all of the top surface of the mask layer using a second abrasive having a high polishing selectivity, and applying the first abrasive And performing a third chemical mechanical polishing to be used on the substrate such that the sacrificial film is completely removed but only a part of the mask layer is removed.
도 1은 종래 기술에 따른 반도체장치의 소자격리방법중 화학기계적연마 실시전 단계의 기판을 도시하는 공정단면도1 is a process cross-sectional view showing a substrate prior to chemical mechanical polishing in a device isolation method of a semiconductor device according to the prior art;
도 2는 낮은 선택비를 갖는 연마제를 사용하여 화학기계적연마가 진행된 도 1의 기판 단면도2 is a cross-sectional view of the substrate of FIG. 1 subjected to chemical mechanical polishing using a low selectivity abrasive;
도 3은 높은 선택비를 갖는 연마제를 사용하여 화학기계적연마가 진행된 도 1의 기판 단면도3 is a cross-sectional view of the substrate of FIG. 1 subjected to chemical mechanical polishing using an abrasive having a high selectivity;
도 4a 내지 도 4d는 본 발명에 따른 반도체장치의 소자격리방법을 도시한 공정단면도4A through 4D are cross-sectional views illustrating a device isolation method for a semiconductor device according to the present invention.
일반적으로 트렌치를 이용하는 셀간의 격리방법으로 STI(shallow trench isolation)을 형성하는 경우, 트렌치 매립물질로 산화실리콘(silicon oxide)을 사용하며, 트렌치의 물리적인 임계치수(critical dimension)에 의하여 소자격리(isolation) 특성이 좌우된다.In general, in the case of forming shallow trench isolation (STI) as a method of isolation between cells using trenches, silicon oxide is used as a trench filling material, and device isolation is performed by a physical critical dimension of the trench. isolation) characteristics.
또한, 소자격리영역을 정의하기 위한 마스킹층으로 패드질화막을 사용하므로 화학기계적연마시 소자격리막으로 이용되는 산화막과의 연마비 차이에 따라 디슁현상 및 불균일한 패드질화막 패턴의 연마 두께 차이가 발생한다.In addition, since the pad nitride film is used as a masking layer for defining the device isolation region, the difference in polishing ratio between the oxide film and the oxide film used as the device isolation film during chemical mechanical polishing causes a difference in dish thickness and a non-uniform thickness of the pad nitride film pattern.
따라서, 본 발명은 폭이 넓은 소자격리영역의 디슁현상을 억제하기 위하여 증착되는 소자격리막상에 패드질화막과 같은 물질로 희생질화막을 소정 두께로 형성한 후 제 1 화학기계적연마를 낮은 선택비를 갖는 연마제로 희생질화막과 소자격리막에 실시하여 소자격리막 패턴의 골에 위치한 희생질화막의 표면에 이를 때까지 진행한다.Accordingly, the present invention has a low selectivity for first chemical mechanical polishing after forming a sacrificial nitride film having a predetermined thickness on a device isolation film deposited to suppress the desorption of a wide device isolation region with a material such as a pad nitride film. The abrasive is applied to the sacrificial nitride film and the device isolation film until the surface of the sacrificial nitride film located in the valley of the device isolation film pattern is reached.
그리고, 높은 선택비를 갖는 연마제를 이용하여 제 2 화학기계적연마를 패드질화막 표면이 노출될 때까지 실시하여 기판 상부의 연마균일도를 높인 다음, 다시 낮은 선택비를 갖는 연마제를 이용하여 제 3 화학기계적연마를 희생질화막이 완전히 제거될 때까지 실시한다.Then, the second chemical mechanical polishing is performed using an abrasive having a high selectivity until the surface of the pad nitride film is exposed to increase the polishing uniformity of the upper part of the substrate, and then the third chemical mechanical polishing is performed using an abrasive having a low selectivity. Polishing is performed until the sacrificial nitride film is completely removed.
즉, 본 발명은 희생질화막을 소자격리막상에 증착한 다음 연마선택비가 다른 연마제를 교대로 사용하여 소자격리막의 디슁현상이 방지되어 완전 평탄화가 구현된 화학기계적연마 방법을 이용한다.That is, the present invention uses a chemical mechanical polishing method in which the sacrificial nitride film is deposited on the device isolation film, and then the polishing of the device isolation film is prevented by alternately using an abrasive having a different polishing selectivity, thereby achieving perfect planarization.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 4a 내지 도 4d는 본 발명에 따른 반도체장치의 소자격리방법을 도시한 공정단면도이다.4A to 4D are process cross-sectional views showing a device isolation method of a semiconductor device according to the present invention.
도 4a를 참조하면, 실리콘 등으로 이루어진 반도체기판(20) 상에 열산화 방법으로 버퍼산화막(21)을 형성하고, 이 버퍼산화막(21) 상에 화학기상증착(Chemical Vapor Deposition : 이하, CVD라 칭함) 방법으로 질화실리콘을 증착하여 패드질화막(22)을 형성한다. 이때, 버퍼산화막은 질화실리콘과 기판의 실리콘 사이에 발생하는 스트레스를 완화시키기 위하여 형성하고, 패드질화막(22)은 트렌치 형성용 식각마스크 역할과 CMP(chemical mechanical polishing) 공정시 활성영역의 기판을 보호하는 역할을 한다.Referring to FIG. 4A, a buffer oxide film 21 is formed on a semiconductor substrate 20 made of silicon by a thermal oxidation method, and chemical vapor deposition (hereinafter, referred to as CVD) is performed on the buffer oxide film 21. Silicon nitride is deposited to form a pad nitride film 22. In this case, the buffer oxide film is formed to relieve stress generated between silicon nitride and silicon of the substrate, and the pad nitride film 22 serves as an etching mask for forming trenches and protects the substrate of the active region during a chemical mechanical polishing (CMP) process. It plays a role.
그리고, 패드질화막(22)상에 포토레지스트를 도포한 다음, 소자격리영역이 되는 트렌치 형성부위를 정의하는 노광마스크를 사용하는 노광 및 현상을 실시하여 소자격리영역의 패드질화막(22) 표면을 노출시키는 포토레지스트패턴(도시안함)을 형성한다. 이때, 노출되는 부위가 소자격리영역이 되며 디자인 특성상 노출되는 부위의 패턴의 밀도가 밀한 부위와 소한 부위가 정의된다.Then, a photoresist is applied on the pad nitride film 22, followed by exposure and development using an exposure mask defining a trench formation portion that becomes the device isolation region to expose the surface of the pad nitride film 22 in the device isolation region. A photoresist pattern (not shown) is formed. At this time, the exposed area becomes the device isolation region, and the density and the small area of the pattern of the exposed area are defined by the design characteristics.
그리고, 포토레지스트패턴으로 보호되지 않는 부위의 패드질화막 및 버퍼산화막을 건식식각 등의 비등방성 식각으로 반도체기판(20)이 노출되도록 순차적으로 제거하여 소자격리영역과 활성영역을 한정한다. 이때, 잔류한 버퍼산화막을 개재한 잔류한 패드질화막(21) 패턴은 트렌치 형성용 식각마스크 뿐만 아니라 CMP 평탄화공정시 활성영역의 기판을 보호하는 보호막이 된다.The pad nitride layer and the buffer oxide layer, which are not protected by the photoresist pattern, are sequentially removed to expose the semiconductor substrate 20 by anisotropic etching such as dry etching, thereby defining the device isolation region and the active region. In this case, the remaining pad nitride layer 21 pattern, which is provided through the remaining buffer oxide layer, serves as a protective layer to protect the substrate of the active region during the CMP planarization process as well as the trench forming etching mask.
그 다음, 포토레지스트패턴을 제거할 수 있다.Then, the photoresist pattern can be removed.
그리고, 잔류한 패드질화막(22) 또는 포토레지스트패턴으로 보호되지 않는 부위의 노출된 반도체기판(20)의 소자격리영역을 소정 깊이로 식각하여 트렌치를 형성한다. 상기에서 트렌치를 반응성이온식각(Reactive Ion Etching : 이하, RIE라 칭함)이나 플라즈마 식각 등으로 이방성 식각하여 형성한다.Then, the trench is formed by etching the device isolation region of the exposed semiconductor substrate 20 at the portion not protected by the remaining pad nitride film 22 or the photoresist pattern. The trench is formed by anisotropic etching using reactive ion etching (hereinafter referred to as RIE) or plasma etching.
그리고, 트렌치 매립용 절연물질을 증착하기 전에 트렌치 형성시 손상받은 기판(20)의 노출부위를 치유하고 절연물질과 기판과의 스트레스를 완화하기 위하여 노출된 트렌치 표면에 열산화막(도시안함)을 형성할 수 있다.Then, a thermal oxide film (not shown) is formed on the exposed trench surface to cure the exposed portion of the damaged substrate 20 and to reduce stress between the insulating material and the substrate before forming the trench buried insulating material. can do.
그 다음, 포토레지스트패턴을 제거한 후, 트렌치를 완전히 매립할 수 있는 두께로 소자격리용 절연막(23)을 트렌치를 포함하는 패드질화막(22)상에 소정 두께로 형성한다. 이때, 절연막(23)으로 산화막(23)을 화학기상증착(CVD)으로 증착하여 형성하며, 증착 두께는 산화막이 이루는 골의 높이가 패드질화막(22) 상부 표면보다 낮게 형성한다. 즉, 도면부호 'OL' 정도의 중첩부위를 확보하도록 산화막(23)을 증착한다.Then, after the photoresist pattern is removed, the isolation film 23 for isolation is formed to a predetermined thickness on the pad nitride film 22 including the trench to a thickness capable of completely filling the trench. At this time, the oxide film 23 is formed by chemical vapor deposition (CVD) using the insulating film 23, and the deposition thickness is formed such that the height of the valley formed by the oxide film is lower than the upper surface of the pad nitride film 22. That is, the oxide film 23 is deposited to secure an overlapping portion of the reference numeral 'OL'.
이러한, 산화막(23) 증착 프로파일은 트렌치의 폭에 따라 증착형태가 패드질화막(22) 패턴이 밀한 부위와 소한 부위에서 다르다. 즉, 소자격리용 산화막(23)은 트레치 저면부와 패드질화막(22)의 단차에 기인하여 서로 다른 간격을 갖는 형태의 골을 이루며 형성된다.The deposition profile of the oxide film 23 is different depending on the width of the trench in the deposition pattern of the pad nitride film 22 pattern and the small area. That is, the isolation layer oxide film 23 is formed by forming valleys having different intervals due to the step difference between the bottom surface of the trench and the pad nitride layer 22.
도시된 바와 같이, 더미패턴을 형성할 수 없어 트렌치 간격이 좁은 부위와 넓은 부위가 발생하여 산화막(23)이 이루는 골의 간격이 다르게 된다.As shown in the drawing, a dummy pattern cannot be formed, so that a narrow trench gap and a wide trench are generated, and thus the gap between the valleys formed by the oxide layer 23 is different.
그리고, 소자격리용 절연막인 산화막(23)상에 패드질화막과 동일한 물질로 희생질화막(24)을 CVD등으로 증착하여 형성한다. 이때, 증착되는 희생질화막(24)의 높이는 산화막(23)의 골 부위에서 패드질화막(22) 상부 표면보다 조금 높을 정도로 형성한다.Then, the sacrificial nitride film 24 is formed by depositing the same material as the pad nitride film on the oxide film 23, which is an insulating film for device isolation, by CVD or the like. In this case, the height of the sacrificial nitride film 24 to be deposited is formed to be slightly higher than the upper surface of the pad nitride film 22 at the valley of the oxide film 23.
도 4b를 참조하면, 100:1 정도의 높은 선택비를 갖는 연마제(slurry)를 이용하여 산화막(23)의 골 부위에 위치한 희생질화막이 연마될 시점까지 제 1 화학기계적연마를 희생질화막과 산화막에 실시하여 패드질화막(240)과 산화막을(230)을 잔류시킨다. 이때, 연마제의 연마선택비가 높은 이유로 패드질화막(22) 패턴이 소한부위(W2)에서 산화막 디슁현상이 나타나며, 고립된 소자활성영역(I2)의 패드질화막(22) 상부 표면이 노출될 수 있다.Referring to FIG. 4B, the first chemical mechanical polishing is applied to the sacrificial nitride film and the oxide film by using a slurry having a high selectivity of about 100: 1 until the sacrificial nitride film located at the bone portion of the oxide film 23 is polished. The pad nitride film 240 and the oxide film 230 are left. At this time, the oxide film dip phenomenon may occur at the lower portion of the pad nitride film 22 pattern due to the high polishing selectivity of the abrasive, and the upper surface of the pad nitride film 22 in the isolated device active region I2 may be exposed.
또한, 제 1 화학기계적연마에 의하여 트렌치 폭이 넓은 부위의 산화막상에 위치한 희생질화막(241)이 타부위보다 많이 연마된다.Further, by the first chemical mechanical polishing, the sacrificial nitride film 241 located on the oxide film having a wide trench width is polished more than the other parts.
상기와 같은 현상이 발생하는 이유는 패드질화막(22) 패턴이 도면상 좌측에서 밀하고 우측에서 소하므로, 좌측에서는 연마속도가 느리고 우측에서는 빠르기 때문이다.The above phenomenon occurs because the pad nitride film 22 pattern is dense on the left side and small on the right side of the drawing, so that the polishing rate is slow on the left side and fast on the right side.
도 4c를 참조하면, 제 1 화학기계적연마된 기판 표면에 다시 고선택비를 갖는 연마제를 사용하여 제 2 화학기계적연마를 실시한다. 이때, 100:1 정도의 높은 연마선택비를 갖는 연마제에 의하여 노출된 패드질화막(220)의 표면은 거의 연마되지 않고 희생질화막 및 그 부근에 형성된 산화막이 제거된다. 따라서, 트렌치 간격이 넓은 부위(W2)의 산화막(231) 상부에는 희생질화막(241)이 일부 잔류하고 고립된 소자활성영역의 패드질화막(220) 표면이 완전히 노출되고 질화막패턴이 밀한 부위에서도 동일한 태양의 희생질화막(240)이 산화막(231)상에 잔류한다. 즉, 연마속도가 늦은 도면상 좌측부에서는 패드질화막(220)상의 산화막이 주로 연마되어 제거되고 고립된 지역(I2)의 패드질화막(220)은 거의 연마되지 않는다. 이때, 트렌치간격이 넓은 부위(W2)의 산화막(232)상의 희생질화막(241)이 연마방지층 역할을 하여 그 하지층에 대한 연마가 거의 진행되지 아니한다.Referring to FIG. 4C, the second chemical mechanical polishing is performed on the surface of the first chemical mechanically polished substrate again using an abrasive having a high selectivity. At this time, the surface of the pad nitride film 220 exposed by the abrasive having a high polishing selectivity of about 100: 1 is hardly polished and the sacrificial nitride film and the oxide film formed in the vicinity thereof are removed. Accordingly, the same embodiment is also possible in a portion where the sacrificial nitride film 241 remains on the oxide film 231 in the portion W2 where the trench gap is wide and the surface of the pad nitride film 220 in the isolated device active region is completely exposed and the nitride film pattern is dense. Sacrificial nitride film 240 remains on oxide film 231. That is, the oxide film on the pad nitride film 220 is mainly polished and removed and the pad nitride film 220 in the isolated region I2 is hardly polished in the left portion of the drawing having a slow polishing rate. At this time, the sacrificial nitride film 241 on the oxide film 232 of the wide trench interval W2 serves as an anti-polishing layer, so that the polishing of the underlying layer hardly proceeds.
따라서, 높은 연마선택비를 갖는 연마제를 이용하여 제 2 화학기계적연마를 진행하므로 부분적으로 희생질화막(240, 241)이 상부를 덮고 있는 형태의 소자격리용 산화막(231, 232)이 잔류하고 패드질화막(220)의 모든 상부 표면이 노출된다.Accordingly, since the second chemical mechanical polishing is performed using an abrasive having a high polishing selectivity, the isolation layer oxides 231 and 232 in which the sacrificial nitride films 240 and 241 cover the upper part remain and the pad nitride film remains. All top surfaces of 220 are exposed.
도 4d를 참조하면, 제 2 화학기계적연마된 기판 표면에 다시 저선택비를 갖는 연마제를 사용하여 제 3 화학기계적연마를 실시한다. 이때, 제 3 화학기계적연마는 2:1에서 4:1 정도의 저선택비를 갖는 연마제를 이용하여 희생질화막이 모두 제거될 때까지 실시한다.Referring to FIG. 4D, a third chemical mechanical polishing is performed on the second chemical mechanically polished substrate surface again using an abrasive having a low selectivity. At this time, the third chemical mechanical polishing is performed until all of the sacrificial nitride film is removed using an abrasive having a low selectivity of about 2: 1 to 4: 1.
따라서, 제 3 화학기계적연마 실시시 연마제와 접촉하는 부위가 대부분 희생질화막이므로 산화막(233, 234)에 대한 디슁현상이 거의 발생하지 않아 완전 평탄화된 균일한 상부 표면을 구현할 수 있다.Therefore, since most of the portions in contact with the abrasive during the third chemical mechanical polishing process are sacrificial nitride films, the flattening of the oxide films 233 and 234 hardly occurs, and thus a flat top surface may be realized.
이후, 도시되지는 않았지만, 패드질화막과 버퍼산화막을 습식식각 등으로 차례로 제거하여 소자활성영역 표면을 노출시킨다.Subsequently, although not shown, the pad nitride layer and the buffer oxide layer are sequentially removed by wet etching to expose the surface of the device active region.
또한, 본 발명은 패턴밀도 차이가 큰 기판의 평탄화에 대한 것이므로 희생질화막을 PE(plasma enhanced) 질화막으로 형성하면 ILD(interlayer dielectric)이나 IMD(inter metal dielectric)등의 평탄화에도 적용할 수 있다.In addition, since the present invention relates to the planarization of a substrate having a large difference in pattern density, the sacrificial nitride layer may be applied to planarization such as an interlayer dielectric (ILD) or an intermetal dielectric (IMD) by forming a PE (plasma enhanced) nitride layer.
따라서, 본 발명에서는 트렌치형 소자격리막 형성시 발생하는 침식(erosion), 디슁 현상 등을 억제하여 균일한 두께의 소자격리막을 형성하고, 연마균일도를 확보하기 위하여 고선택비 연마제 사용에 기인한 스크래치(scratch)등의 결함도 마지막 단계의 화학기계적연마에서 저선택비를 갖는 연마제(slurry)를 사용하므로 함께 제거하여 소자의 신뢰도 및 전기적 특성을 개선할 수 있는 장점이 있다.Therefore, in the present invention, scratches due to the use of high selectivity abrasives are formed in order to form a device isolation film having a uniform thickness by suppressing erosion and dishing, which occur during the formation of the trench type device isolation film. Defects such as scratches also have the advantage of improving the reliability and electrical properties of the device by removing them together because a low selectivity abrasive (slurry) is used in the final mechanical and mechanical polishing.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |