KR20020049189A - A chip inductor having multi-turns - Google Patents
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Abstract
Description
본 발명은 칩인덕터에 관한 것으로, 특히 패턴이 형성되는 자성체층을 2개의 영역으로 분할하여 각 영역에 1/2의 도체패턴을 형성하여 칩 내부에 2개의 권선을 형성함으로써 용량을 증가시킬 수 있으며 소형화가 가능한 칩인덕터에 관한 것이다.The present invention relates to a chip inductor, in particular, by dividing the magnetic layer in which the pattern is formed into two regions to form a half-conductor pattern in each region to increase the capacitance by forming two windings inside the chip. The present invention relates to a chip inductor capable of miniaturization.
최근에 전자 및 통신기기의 발달과 더불어 환경 및 통신장애 등의 문제가 발생하고 있다. 이에 따라 무선통신 기기 및 멀티미디어 환경 등으로 인하여 악화된 전자기적 환경에 관한 각국의 전자기 장애규제가 강화되고 있는 추세이다. 이런 추세에 따라 근래 전자파 장애 제거소자에 대한 개발이 요구되고, 그 부품수요의 급증과 함께 기능의 복잡화, 고집적화 및 고효율화 측면으로 기술이 발전되고 있다. 이 가운데, 적층형 칩인덕터는 고주파 노이즈를 제거하는 필터로 개인용 컴퓨터, 전화기 및 통신장치에 주로 사용된다.Recently, with the development of electronic and communication devices, problems such as environmental and communication failures occur. Accordingly, the regulation of electromagnetic disturbances in each country regarding the electromagnetic environment worsened by the wireless communication device and the multimedia environment is being strengthened. In accordance with this trend, the development of the electromagnetic interference elimination device is required in recent years, and the technology is being developed in terms of complexity, high integration and high efficiency with the rapid increase in the demand for components. Among them, stacked chip inductors are mainly used in personal computers, telephones, and communication devices as filters for removing high frequency noise.
도 1은 종래 칩인덕터의 간략단면도이다. 도면에 나타낸 바와 같이, 자성체(1) 내부에는 복수의 권선을 가진 전극(2)이 형성되어 있고, 그 위부에는 전극(2)을 외부회로와 연결시키는 외부단자(3)가 형성되어 있다. 도면에는 자성체가 벌크(bulk)형태로 도시되어 있지만, 실제의 칩인덕터에서는 약 40∼50μm의 두께를 가진 복수의 자성체층이 형성된다. 또한, Ag와 같은 금속으로 이루어진 전극 역시 자성체층 위에 인쇄되며, 상하층의 자성체층의 전극과 연결되어 나선형의 전극을 이룬다. 도면에는 도시하지 않았지만, 상하의 자성체층에 형성된 전극을 연결하는 방법은 자성체층에 홀(hole)을 형성한 후 자석의 인쇄시 상기한 홀까지 금속으로 인쇄하여 연결하거나 자성체층 위에 자석을 형성하고 자석의 일부만을 남기고 자성체를 다시 적층한 후 하부층의 전극의 일부를 이어주는 형태로 전극을 회전방향으로 인쇄하여 연결한다.1 is a simplified cross-sectional view of a conventional chip inductor. As shown in the figure, an electrode 2 having a plurality of windings is formed inside the magnetic body 1, and an external terminal 3 connecting the electrode 2 to an external circuit is formed thereon. Although the magnetic material is shown in the form of a bulk in the figure, in the actual chip inductor, a plurality of magnetic material layers having a thickness of about 40-50 μm are formed. In addition, an electrode made of a metal such as Ag is also printed on the magnetic layer, and is connected to the electrodes of the magnetic layer of the upper and lower layers to form a spiral electrode. Although not shown in the drawing, a method of connecting the electrodes formed on the upper and lower magnetic layers may include forming holes in the magnetic layers and then printing and connecting the metal to the above-mentioned holes when printing the magnets, or forming magnets on the magnetic layers and The magnetic material is stacked again, leaving only a part of the electrode, and the electrode is printed in the rotational direction to connect a part of the electrode of the lower layer to be connected.
일반적으로 상기한 구조를 갖는 칩인덕터의 경우 현재 '1005'크기가 주로 사용된다. 칩인덕터의 크기가 작아지면 내부 권선의 단면적이 작아지기 때문에, 인덕턴스값을 구현하기 위해서는 권선의 턴(turn)수를 크게 해야만 한다. 그러나, 이 경우 칩두께가 한정되어 있기 때문에 원하는 권선의 턴스를 크게 하기에는 한계가 있었다. 이러한 문제를 해결하기 위해, 자성체에 전극을 3/4씩 패턴함으로써 권선의 턴수 및 적층수를 감소시기는 방법이 사용되고 있다.In general, in the case of the chip inductor having the above-described structure, the current '1005' size is mainly used. As the size of the chip inductor decreases, the cross-sectional area of the internal winding decreases, so that the number of turns of the winding must be increased to realize the inductance value. However, in this case, since the chip thickness is limited, there is a limit to increasing the desired turns of the winding. In order to solve this problem, a method of reducing the number of turns and the number of laminations of the winding by patterning the electrodes by a quarter of the magnetic material has been used.
도 2(a)에 이러한 3/4 패턴형 칩인덕터의 구조가 도시되어 있다. 도면에 도시된 바와 같이, 상기 3/4 패턴형 칩인덕터는 복수의 자성체층(1a∼1f)의 각각에 3/4로 패턴닝된 전극(2a∼2f)가 형성되어 있으며, 각각의 전극(2a∼2f)은 인접하는 자성체층에 형성된 전극에 접속된다.The structure of such a 3/4 patterned chip inductor is shown in FIG. As shown in the drawing, in the 3/4 patterned chip inductor, the electrodes 2a to 2f patterned in 3/4 are formed in each of the plurality of magnetic layers 1a to 1f, and each electrode ( 2a-2f are connected to the electrode formed in the adjacent magnetic body layer.
이러한 구조의 3/4 패턴형 칩인덕터에서는 인접하는 층사이에 발생하는 근접효과에 의해 부유용량(parasitic capacitance)이 발생하게 되어 공진주파수가 감소하게 된다. 이러한 부되기 때문에 결국 고주파특성이 저하되는 문제가 있었다. 이러한 문제를 해결하기 위해, 도 3에 도시된 바와 같은, 1/2 패턴형 칩인덕터가 제시되고 있다. 도면에 도시된 바와 같이, 상기 1/2 패턴형 칩인덕터는 각각의 자성체층(1a∼1h) 위에 각각 1/2의 전극(2a∼2h)을 형성한 것으로, 인접층간에 발생하는 근접효과를 감소시킬 수 있다. 그러나, 상기한 1/2 패턴형 칩인덕터에서는 3/4 패턴형 칩인덕터와 동일한 효과를 얻기 위해서는 더욱 많은 수의 자성체층이 필요하게 된다. 그러나, 형성되는 적층수에 한계가 있기 때문에 성형되는 자성체층(1a∼1h)의 두께를 얇게 해야만 하는데, 한도 이상으로 자성체층(1a∼1h)를 얇게 하는 경우 적층공정에 이상이 발생한다는 문제도 있었다.In the 3/4 pattern chip inductor having such a structure, parasitic capacitance is generated by the proximity effect generated between adjacent layers, thereby reducing the resonance frequency. Because of this wealth, there was a problem that the high frequency characteristics are eventually reduced. In order to solve this problem, a half-patterned chip inductor, as shown in FIG. 3, has been proposed. As shown in the drawing, the 1/2 pattern chip inductor is formed by forming 1/2 of the electrodes 2a to 2h on each of the magnetic layers 1a to 1h, thereby providing a proximity effect between adjacent layers. Can be reduced. However, in the 1/2 pattern chip inductor described above, more magnetic layers are required to obtain the same effect as the 3/4 pattern chip inductor. However, since the number of laminated layers to be formed is limited, the thickness of the magnetic layers 1a to 1h to be formed must be thinned. However, when the magnetic layers 1a to 1h are thinner than the limit, problems occur in the lamination process. there was.
본 발명은 상기한 문제를 해결하기 위한 것으로, 자성체층에 복수의 1/2 패턴을 형성하여 자성체블럭 내부에 복수의 패턴권선을 형성함으로써 인덕턴스 용량이 향상되고 소형화가 가능한 칩인덕터를 제공하는 것을 목적으로 한다.Disclosure of Invention The present invention has been made to solve the above problems, and an object of the present invention is to provide a chip inductor capable of improving inductance capacity and miniaturization by forming a plurality of 1/2 patterns in a magnetic layer to form a plurality of pattern windings in a magnetic block. It is done.
상기한 목적을 달성하기 위해, 본 발명에 따른 칩인덕터는 복수의 영역으로 분할된 복수의 자성체층과, 각각의 자성체층 각 영역에 1/2회의 권선으로 형성되며, 서로 인접하는 층과 접속되어 1회의 권선을 형성하는 복수의 패턴과, 상기 자성체층 외부에 형성된 입/출력단자로 구성된다.In order to achieve the above object, the chip inductor according to the present invention is formed of a plurality of magnetic layers divided into a plurality of regions, and each of the magnetic layer is formed by winding 1/2 times in each region, and is connected to adjacent layers And a plurality of patterns forming one winding and an input / output terminal formed outside the magnetic layer.
도 1은 종래의 칩인덕터를 나타내는 사시도.1 is a perspective view showing a conventional chip inductor.
도 2(a)는 종래의 3/4 패턴형 칩인덕터의 내부 구조를 나타내는 간략도.Figure 2 (a) is a simplified diagram showing the internal structure of a conventional 3/4 patterned chip inductor.
도 2(b)는 종래의 1/2 패턴형 칩인덕터의 내부 구조를 나타내는 간략도.Figure 2 (b) is a simplified diagram showing the internal structure of a conventional half-patterned chip inductor.
도 3은 본 발명에 따른 복수 1/2 패턴형 칩인덕터의 내부 구조를 나타내는 간략도.Figure 3 is a simplified diagram showing the internal structure of a plurality of 1/2 pattern chip inductor according to the present invention.
도 4는본 발명에 따른 칩인덕터와 종래의 칩인덕터의 자성체 적층수와 인덕턴스의 관계를 나타내는 그래프.4 is a graph showing the relationship between the number of magnetic stacks and inductances of a chip inductor according to the present invention and a conventional chip inductor.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1 : 자성체층 2 : 패턴1: magnetic layer 2: pattern
3 : 입출력전극 12 : 커버시트3: input / output electrode 12: cover sheet
본 발명에서는 복수의 1/2 패턴형 칩인덕터를 제공하는 것으로, 상기 칩인덕터에서는 내부에 2개의 권선을 형성한다. 이러한 권선은 칩인덕터를 형성하는 복수의 자성체 위에 각각 1/2의 패턴을 2개 형성함으로써 이루어진다. 상기 2개의 권선에 의해 종래의 칩인덕터 보다 더욱 많은 자속이 발생하기 하기 때문에 동일한 자성체층에서도 더욱 큰 인덕턴스를 얻을 수 있게 된다.In the present invention, a plurality of 1/2 pattern chip inductors are provided. In the chip inductor, two windings are formed therein. This winding is achieved by forming two 1/2 patterns each on a plurality of magnetic bodies forming the chip inductor. Since the two windings generate more magnetic flux than the conventional chip inductor, a larger inductance can be obtained even in the same magnetic layer.
이하, 첨부한 도면을 참조하여 본 발명에 따른 칩인덕터를 상세히 설명한다.Hereinafter, a chip inductor according to the present invention will be described in detail with reference to the accompanying drawings.
도 3에 본 발명에 따른 칩인덕터의 구조가 도시되어 있다. 일반적으로 칩인덕터는 복수의 자성체층에 패턴을 형성한 후 이를 적층하여 벌크(bulk)형상의 자성체블럭으로 완성한다. 즉, 복수의 자성체층을 적층함으로써 도 1에 도시된 바와 같은 칩인덕터를 형성한다. 도면에는 비록 상기 자성체층이 단지 쉬트형상으로 도시되어 있지만, 상기 자성체층은 일정한 두께를 갖는 층이다.3 shows a structure of a chip inductor according to the present invention. In general, a chip inductor forms a pattern on a plurality of magnetic layers and stacks the magnetic inductors to form a bulk magnetic block. That is, the chip inductor as shown in FIG. 1 is formed by stacking a plurality of magnetic body layers. Although the magnetic layer is only shown in sheet form in the figure, the magnetic layer is a layer having a constant thickness.
도면에 도시된 바와 같이, 본 발명에서는 각각의 자성체층(1a∼1e)을 2개의 영역으로 분할되어 있으며, 각각의 영역에 패턴(2a1∼2e1,2a2∼2e2)이 형성되어 있다. 즉, 자성체층(1a∼1e)에는 2개의 패턴영역이 형성된다. 또한, 도면에 도시된 바와 같이, 상기 패턴(2a1∼2e1,2a2∼2e2)은 자성체층(1a∼1e)에 1/2의 패턴으로 형성된다. 따라서, 일반적인 종래의 1/2 패턴형 칩인덕터에 비해 적층수를 감소시킬 수 있을 뿐만 아니라 자성체층(1e∼1e)의 두께 선정폭을 넓힐 수 있게 된다. 따라서, 적층공정에서의 불량을 해결할 수 있으며, 동시에 종래의 3/4 패턴형 칩인덕터에서 발생하는 인접층간의 전극 겹침현상도 방지할 수 있게 된다.As shown in the figure, in the present invention, each of the magnetic layers 1a to 1e is divided into two regions, and patterns 2a1 to 2e1 and 2a2 to 2e2 are formed in each region. In other words, two pattern regions are formed in the magnetic layers 1a to 1e. In addition, as shown in the figure, the patterns 2a1 to 2e1 and 2a2 to 2e2 are formed in the magnetic layers 1a to 1e in a half pattern. Therefore, the number of stacks can be reduced as well as the thickness selection width of the magnetic layers 1e to 1e can be widened as compared with the conventional 1/2 pattern chip inductor. Therefore, the defect in the lamination process can be solved, and at the same time, the electrode overlap between the adjacent layers generated in the conventional 3/4 pattern chip inductor can be prevented.
또한, 도면에 도시된 바와 같이, 패턴(2a1∼2e1,2a2∼2e2)이 형성되는 자성체층(1a∼1e)의 가장 하부에 형성된 자성체층(1a)은 베이스시트로서, 상기 베이스시트에 패턴(2a1,2a2)이 형성된 후 그 위에 복수의 자성체층이 형성된다. 또한, 상기 자성체층(1a∼1e)의 상부에는 커버시트(12)가 위치하여 상기 자성체층(1a∼1e)과 합착되며, 그 외부에는 입출력 단자가 형성되어 도 1과 같은 형상의 칩인덕터가 완성된다.In addition, as shown in the figure, the magnetic layer 1a formed at the bottom of the magnetic layers 1a to 1e on which the patterns 2a1 to 2e1 and 2a2 to 2e2 are formed is a base sheet, and the pattern ( After 2a1, 2a2) is formed, a plurality of magnetic body layers are formed thereon. In addition, a cover sheet 12 is positioned above the magnetic layers 1a to 1e to be bonded to the magnetic layers 1a to 1e, and an input / output terminal is formed outside the chip inductor. Is completed.
상기한 구조의 칩인덕터를 제조하는 방법은 다음과 같다.The method of manufacturing the chip inductor of the above structure is as follows.
우선, 자성체로 이루어진 복수의 캐스팅시트(casting shee)를 합착하여 2개의 영역을 가진 베이스시트(1a)를 형성한 후 베이스시트(1a)의 각 영역에 Ag와 같은 금속을 1/2 인쇄하여 패턴(2a1,2a2)을 형성한다. 이어서, 상기 베이스시트(1a) 위에 자성체를 도포하여 자성체층(1b)를 형성한 후 상기 자성체층(1b)의 각각의 영역에 금속을 1/2로 패턴하여 패턴(2b1,2b2)을 형성한다. 이때, 상기베이스시트(1a) 위에 형성된 패턴(2a1,2a2)과 자성체층(1b)에 형성된 패턴(2b1,2b2)은 패턴(2b1,2b2)의 단부에 형성된 도통홀에 의해 전기적으로 접속된다.First, a plurality of casting sheets made of magnetic material are bonded together to form a base sheet 1a having two regions, and then a 1/2 metal such as Ag is printed on each region of the base sheet 1a to form a pattern. (2a1, 2a2) are formed. Subsequently, a magnetic material is applied on the base sheet 1a to form the magnetic layer 1b, and then metal is patterned in half in each region of the magnetic layer 1b to form patterns 2b1 and 2b2. . At this time, the patterns 2a1 and 2a2 formed on the base sheet 1a and the patterns 2b1 and 2b2 formed on the magnetic layer 1b are electrically connected to each other by the through holes formed at the ends of the patterns 2b1 and 2b2.
상기 베이스시트(1a) 위에 형성된 패턴(2a1,2a2)과 자성체층(1b) 위에 형성된 패턴(2b1,2b2)에 의해 1회의 권선이 이루어진다.One winding is made by the patterns 2a1 and 2a2 formed on the base sheet 1a and the patterns 2b1 and 2b2 formed on the magnetic layer 1b.
이후, 상기와 동일한 방법에 의해 복수의 자성체층(1c∼1e)의 각 영역에 1/2 패턴(2c1∼2e1,2c2∼2e2)를 형성하고 이를 적층하며, 이어서 상기 상부의 자성체층(1e) 위에 자성체로 이루어진 커버시트(12)를 위치시킨 후 고온에서 소성한다. 이때, 자성체층을 소성한 후 외부에 단자를 형성함으로써 칩인덕터를 형성한다.Thereafter, 1/2 patterns (2c1 to 2e1, 2c2 to 2e2) are formed and stacked on each region of the plurality of magnetic body layers 1c to 1e by the same method as described above, and then the upper magnetic layer 1e is formed thereon. The cover sheet 12 made of a magnetic material is placed thereon, and then fired at a high temperature. At this time, the chip inductor is formed by firing the magnetic layer and forming terminals externally.
도면에는 비록 실제 패턴이 형성되어 적층되는 자성체층이 비록 4개만이 도시되어 있지만, 이러한 자성체층의 갯수는 도면과 같이 한정되는 것이 아니라 칩인덕터의 성능에 따라 변화시킬 수 있다.Although only four magnetic layers are shown in the drawing, in which actual patterns are formed and stacked, the number of the magnetic layers is not limited as illustrated, but may vary depending on the performance of the chip inductor.
상기와 같이 제작된 칩인덕터는 내부에 2개의 권선을 보유하고 있기 때문에 작은 자성체층수로도 큰 용량을 구현할 수 있게 된다. 즉, 동일한 자성체층수인 경우에는 종래의 일반적인 1/2 패턴형 칩인덕터나 3/4 패턴형 칩인덕터에 비해 더 큰 용량을 보유하며, 동일한 용량을 갖는 칩인덕터를 제작하는 경우에는 더 작은 자성체의 적층수로도 구현이 가능하게 된다.Since the chip inductor manufactured as described above has two windings therein, a large capacity can be realized even with a small number of magnetic layers. That is, the same magnetic layer number has a larger capacity than the conventional 1/2 pattern chip inductor or 3/4 pattern chip inductor, and in the case of fabricating a chip inductor having the same capacity, It is possible to implement even with a stacked number.
도 4에 본 발명에 따른 칩인덕터와 종래의 칩인덕터(일반적인 1/2 패턴형)의 인덕턴스대 자성체층 수의 관계가 도시되어 있다. 도면에 도시된 바와 같이, 예를들면, 10장의 동일한 자성체층을 사용하여 칩인덕터를 제작하는 경우 종래에는 인덕턴스(L/L0)가 6인데 반해 본 발명의 칩인덕터에서는 약 11로서, 용량이 거의 2배로 증가함을 알 수 있다. 또한, 동일한 용량의 칩인덕터를 제작하는 경우에도, 예를 들면 20의 인덕턴스(L/L0)를 갖는 칩인덕터를 제작하는 경우 종래의 칩인덕트에서는 약 19장의 자성체층이 필요하지만 본 발명의 칩인덕터에서는 약 15장의 자성체층만이 필요할 뿐이다. 이것은 자성체층에 2개의 1/2 패턴을 형성함으로써 소형화된 칩인덕터의 제작이 가능하게 됨을 의미한다.4 shows the relationship between the inductance versus the number of magnetic layers of a chip inductor according to the present invention and a conventional chip inductor (general 1/2 pattern type). As shown in the figure, for example, in the case of fabricating a chip inductor using 10 identical magnetic layers, inductance (L / L 0 ) is 6, whereas in the chip inductor of the present invention is about 11, the capacity is It can be seen that almost doubled. In the case of fabricating chip inductors having the same capacity, for example, when fabricating a chip inductor having 20 inductances (L / L 0 ), about 19 magnetic layers are required in a conventional chip inductor, but the chip of the present invention The inductor only needs about 15 magnetic layers. This means that miniaturization of the chip inductor can be achieved by forming two half patterns on the magnetic layer.
상기한 본 발명에 대한 설명에서는 비록 자성체층이 2개의 영역으로 분할되어 각각의 영역에 1/2 패턴이 형성되지만, 본 발명의 자성체층이 상기와 같이 2개의 영역으로만 형성되는 것은 아니다. 즉, 3개 이상과 같은 복수의 영역으로 본 발명의 자성체층을 분할하여 각 영역에 패턴을 형성할 수도 있다. 다시 말해서, 칩인덕터에 복수의 권선을 형성하여 인덕턴스 용량을 증가시키는 모든 응용은 본 발명의 기본적인 개념을 이용하면 용이하게 발명할 수 있는 것으로, 이러한 응용은 본 발명의 권리범위에 속하는 것이다.In the above description of the present invention, although the magnetic layer is divided into two regions to form a half pattern in each region, the magnetic layer of the present invention is not formed of only two regions as described above. That is, the magnetic layer of the present invention may be divided into a plurality of regions such as three or more to form a pattern in each region. In other words, any application for increasing the inductance capacity by forming a plurality of windings in the chip inductor can be easily invented using the basic concept of the present invention, and such an application falls within the scope of the present invention.
본 발명은 상술한 바와 같이, 복수의 자성체층의 2영역에 1/2 패턴이 형성된 칩인덕터를 형성하기 때문에, 종래의 일반적인 3/4 패턴형 칩인덕터나 1/2 패턴형의 칩인덕터에 비해 소형화 된 칩인덕터를 형성할 수 있게 된다.As described above, the present invention forms a chip inductor having a 1/2 pattern formed in two regions of the plurality of magnetic layers, and thus, compared with a conventional 3/4 pattern chip inductor or a 1/2 pattern chip inductor. It is possible to form a miniaturized chip inductor.
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