KR20020040027A - Clock distribution method for time sharing switch - Google Patents

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Abstract

PURPOSE: A method for distributing clocks of a time division switch is provided to synchronize a clock of a 2K side with a frame pulse by combining a self link alarm with the other side alarm. CONSTITUTION: A time division switching board and a control memory/maintenance combination board receive various clocks such as CP3, CP3D, FP3, and CLKF from a link interface board and selects a receiving clock according to a state of the CLKF signal. The CLKF signal becomes low if a self link of the link interface board is normal. The CLKF signal becomes high if the self link of the link interface board is abnormal. A signal formed by combining two alarms is outputted to the time division switching board and the control memory/maintenance combination board. Both sides of A and B receive self-generated clocks when both sides are abnormal.

Description

시분할 스위치의 클럭 분배 방법{CLOCK DISTRIBUTION METHOD FOR TIME SHARING SWITCH}Clock distribution method for time division switch {CLOCK DISTRIBUTION METHOD FOR TIME SHARING SWITCH}

본 발명은 시분할 스위치의 클럭 분배 방법에 관한 것으로, 특히 시분할 스위치에서 중계선 정합 장치로 공급하는 클럭(4MCLK(4.096MHz))과 프레임 펄스(FS)의 소오스를 항상 동일하게 하여 시스템의 신뢰성을 높이는데 적당하도록 한 시분할 스위치의 클럭 분배 방법에 관한 것이다.The present invention relates to a clock distribution method of a time division switch, and in particular, to increase the reliability of the system by always equalizing the source of the clock pulse (4MCLK (4.096 MHz)) and the frame pulse FS supplied from the time division switch to the relay line matching device. It relates to a clock distribution method of a time division switch to be suitable.

일반적으로, 시분할 스위치는 망동기의 안정화를 위해서 이중화 구조에 의해 클럭 분배를 하도록 구성되어 있다.In general, the time division switch is configured to distribute the clock by a redundant structure to stabilize the network.

즉, 어느 한측에 이상이 발생하더라도 다른 한측에 의해 망동기를 유지하는 것이다.In other words, even if an abnormality occurs on either side, the other side is held by the other side.

도1은 일반적인 시분할 스위치의 클럭 분배 구조를 보인 예시도로서, 'A-사이드'와 'B-사이드'가 동일한 구조로 되어 있기 때문에, 설명의 이해를 돕기 위하여 'A-사이드'를 중심으로 설명한다.FIG. 1 is an exemplary view showing a clock distribution structure of a general time division switch. Since the 'A-side' and the 'B-side' have the same structure, a description will be given based on the 'A-side' for better understanding of the description. do.

먼저, 'A-사이드'의 링크 정합보드(TLIA-NO(A), TLIA-NO(B))는 상호간에 프레임 펄스(FP : 8KHz) 및 클럭(CP0 : 65.536MHz)을 주고 받는다.First, the link matching boards (TLIA-NO (A) and TLIA-NO (B)) of the 'A-side' exchange frame pulses (FP: 8KHz) and clocks (CP0: 65.536MHz) with each other.

이때, 자신의 링크상태가 정상인 경우는 자기 회복 클럭(self recovered clock)을 선택하고, 자신의 링크가 비정상인 경우는 반대 사이드(B-사이드)에서 수신한 클럭을 선택하며, 자신의 링크 및 반대 링크가 모두 비정상적인 경우는 '자체 발생 클럭'을 선택한다.At this time, if the link status is normal, the self recovered clock is selected. If the link is abnormal, the clock received from the opposite side (B-side) is selected. If all the links are abnormal, select 'Self-Generated Clock'.

또한, 시분할 스위칭 보드(TSIA-N0) 및 제어 메모리/유지보수 취합보드(CMMA-N)는 상기 링크 정합보드(TLIA-N0, TLIA-N1)로부터 수신한 'CLKF(링크 정합보드(TLIA-N)에서 출력되는 클럭의 정상여부를 나타내는 신호)'신호의 상태에 따라, 자기 사이드(A-사이드) 또는 반대 사이드(B-사이드)로부터 CP3(8.192MHz), CP3D(Delayed CP3), FP3(8KHz)등의 신호를 선택적으로 수신한다.In addition, the time division switching board TSIA-N0 and the control memory / maintenance collecting board CMMA-N receive the 'CLKF (link matching board TLIA-N) received from the link matching boards TLIA-N0 and TLIA-N1. Signal from the magnetic side (A-side) or the opposite side (B-side), CP3 (8.192MHz), CP3D (Delayed CP3), FP3 (8KHz). Selectively receive a signal such as

이때, 링크 정합보드(TLIA-N0)에서 출력하는 클럭 이상신호(CLKF)는 자신의 링크가 정상인 경우 '로우(normal)'를 출력하고, 비정상적인 경우 '하이(abnormal)'를 출력한다.At this time, the clock abnormal signal CLKF output from the link matching board TLIA-N0 outputs 'normal' when its link is normal, and outputs 'abnormal' when it is abnormal.

따라서, 클럭 이상신호(CLKF)가 '로우'인 경우 자기 사이드(A-사이드)의 링크 정합보드(TLIA-N0)에서 출력하는 클럭에 의해 망동기를 유지하고, '하이'인 경우 반대 사이드(B-사이드)에서 출력하는 클럭에 의해 망동기를 유지한다.Therefore, when the clock abnormal signal CLKF is 'low', the synchronizer is maintained by the clock output from the link matching board TLIA-N0 of the magnetic side (A-side), and when the clock abnormal signal CLKF is 'high', the opposite side (B). Maintain the synchronizer by the clock output from side.

또한, 시분할 스위칭 보드(TSIA-N0)가 중계선 정합 장치 보드(ECIA-N)에 공급하는 프레임 펄스(FS)는 자기 사이드(A-사이드)의 제어 메모리/유지보수 취합 보드(CMMA-N)로부터 직접 수신하며, '4MCLK'는 링크 정합보드(TLIA-N0)로부터 수신한 CP3(8.192MHz)를 분주하여 만든다.In addition, the frame pulse FS supplied by the time division switching board TSIA-N0 to the relay line matching device board ECIA-N is obtained from the control memory / maintenance collection board CMMA-N of the magnetic side (A-side). Direct reception, '4MCLK' is made by dividing CP3 (8.192MHz) received from the link matching board (TLIA-N0).

즉, 상기 도1에 도시된 종래의 클럭 이중화 구조는 링크 정합보드(TLIA-N0(A),(B))에서 수신되는 클럭 이상신호(CLKF)의 상태가 만약, 2개 모두 '하이(abnormal)'인 경우, 제어 메모리/유지보수 취합 보드(CMMA-N0) 및 시분할 스위칭 보드(TSIA-N0)는 자기 사이드(A-사이드)의 링크로부터 수신한 클럭을 선택하게 된다.That is, in the conventional clock redundancy structure shown in FIG. 1, if the state of the clock abnormal signal CLKF received from the link matching boards TLIA-N0 (A) and (B) is both, 'abnormal' ), The control memory / maintenance collection board CMMA-N0 and the time division switching board TSIA-N0 select the clock received from the link of the magnetic side (A-side).

또한, A-사이드의 링크 정합보드(TLIA-N0(A),(B)) 및 B-사이드의 링크정합보드(TLIA-N1(A))의 링크가 '하이(abnormal)'인 경우, TLIA-N1(A)로부터 수신되는 클럭을 선택한다.In addition, when the link of the link matching boards (TLIA-N0 (A), (B)) of the A-side and the link matching boards (TLIA-N1 (A)) of the B-side are 'abnormal', TLIA -Select the clock received from N1 (A).

클럭(4MCLK)의 최초 소오스는 '망동기 장치'이다.The first source of the clock 4MCLK is the 'synchronizer'.

또한, 제어 메모리/유지보수 취합보드(CMMA-N(A))는 수신된 클럭 이상신호(CLKF)가 '하이(abnormal)'일 경우, 자기 사이드의 링크 정합보드(TLIA-N0(A))로부터 수신되는 클럭을 선택하며, 시분할 스위칭 보드(TSIA-N1(A))는 프레임 펄스(FS)를 제어 메모리/유지보수 취합 보드(CMMA-N(A))로부터 직접 수신한다.In addition, the control memory / maintenance collection board CMMA-N (A) has its own link matching board (TLIA-N0 (A)) when the received clock abnormal signal CLKF is 'abnormal'. Selects the clock received from, and the time division switching board TSIA-N1 (A) receives the frame pulse FS directly from the control memory / maintenance collection board CMMA-N (A).

프레임 펄스(FS)의 소오스는 링크 정합보드(TLIA-N0(A))의 자체 발생 클럭이다.The source of the frame pulse FS is a self-generated clock of the link matching board TLIA-N0 (A).

따라서, 프레임 펄스(FS)와 클럭(4MCLK)은 동기 된 클럭이 아니므로, 2K(가입자 용량 2000명)측 중계선 정합장치 보드(ECIA-N)와 링크 정합보드(TLIA-N1(A)) 사이에서 정상적으로 데이터를 송수신할 수 없는 상태가 되어, 중계선 정합장치 보드(ECIA-N)의 알람(Alarm)이 발생하여 시분할 스위치의 2K측이 비정상적으로 동작하게 되는 문제점이 있었다.Therefore, since the frame pulse FS and the clock 4MCLK are not synchronized clocks, between the relay line matching device board ECIA-N and the link matching board TLIA-N1 (A) on the 2K side (2000 subscribers). In this state, data cannot be transmitted / received normally, and an alarm of the relay line matching device board ECIA-N occurs, causing the 2K side of the time division switch to operate abnormally.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, '셀프 링크 알람(Self Side TXALM)'과 '다른 사이드 알람(RXALM)'을 조합하여, 양 사이드(A,B-사이드) 모두 비정상일 경우에만 시분할 스위칭 보드(TSIA-N) 및 제어 메모리/유지보수 취합보드(CMMA-N)에서 링크 정합보드(TLIA-N)의 '자기 발생 클럭'을 수신하도록 만들어 2K측의 클럭(4MCLK)과 플레임 펄스(FS)의 동기를 맞추도록 하는 시분할 스위치의 클럭 분배 방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been created to solve the above-mentioned conventional problems, and combines both side link alarms (Self Side TXALM) and other side alarms (RXALM) to both sides (A, B-side). ) 2K clock by making time division switching board (TSIA-N) and control memory / maintenance collection board (CMMA-N) receive 'self-generated clock' of link matching board (TLIA-N) An object of the present invention is to provide a clock distribution method of a time division switch for synchronizing the 4MCLK and the flame pulse FS.

도1은 일반적인 시분할 스위치의 클럭 분배 구조를 보인 예시도.1 is an exemplary view showing a clock distribution structure of a general time division switch.

도2는 본 발명에 의한 시분할 스위치의 클럭 분배 방법을 보인 순서도.2 is a flowchart illustrating a clock distribution method of a time division switch according to the present invention.

이와 같은 목적을 달성하기 위한 본 발명은, 클럭 이중화 구조로 이루어진 시분할 스위치에 있어서, 자기 사이드의 보드에서 발생하는 에러(Clock Fail, Frame Error) 및 공간 분할 스위치(OP)와의 링크에 의해 발생하는 에러(Link Fail, Parity Error)를 조합하여 발생하는 '알람(TXALM)'과 다른 사이드에서 발생한 알람(RXALM)'을 조합하여 클럭 이상신호(CLKF)를 출력하고, 상기 클럭 이상신호(CLKF)에 의해 양 사이드(A,B-사이드) 모두가 비정상일 경우에만, 시분할 스위칭 보드(TSIA-N) 및 제어 메모리/유지보수 취합보드(CMMA-N)에 자기 사이드의 링크 정합보드(TLIA-N)에서 발생하는 '자기 발생 클럭'을 수신하도록 이루어진 것을 특징으로 한다.In order to achieve the above object, the present invention relates to a time division switch having a clock duplex structure, wherein an error (Clock Fail, Frame Error) occurring on a board of a magnetic side and an error generated by a link with a space division switch (OP) are provided. (TXALM) generated by combining (Link Fail, Parity Error) and alarm (RXALM) generated on the other side, and outputs the clock abnormal signal CLKF, and the clock abnormal signal CLKF Only when both sides (A, B-side) are abnormal, the time matching switching board (TSIA-N) and control memory / maintenance assembly board (CMMA-N) Characterized in that it is configured to receive the 'self-generated clock'.

이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.

일단, 본 발명에서도 종래와 마찬가지로 시분할 스위칭보드(TSIA-N) 및 제어 메모리/유지보수 취합 보드(CMMA-N)는 자기 사이드의 링크 정합보드(TLIA-N0 또는 TLIA-N1)로부터 'CP3, CP3D, FP3, CLKF'등의 각종 클럭을 수신하여 'CLKF' 신호의 상태에 따라 수신 클럭을 선택한다.Once in the present invention, the time division switching board (TSIA-N) and the control memory / maintenance collection board (CMMA-N) are connected from the link matching board (TLIA-N0 or TLIA-N1) of the magnetic side to 'CP3, CP3D'. Receives various clocks such as FP3, CLKF 'and selects a reception clock according to the state of the' CLKF 'signal.

이때 'CLKF' 신호는 링크 정합보드(TLIA-N)의 셀프 링크가 정상인 경우 '로우(normal)'이고, 비정상일 경우 '하이(abnormal)'가 된다.In this case, the 'CLKF' signal becomes 'low' when the self link of the link matching board TLIA-N is normal, and becomes 'abnormal' when it is abnormal.

링크 정합보드(TLIA-N)에서 만드는 클럭 이상신호(CLKF)를 도2에서 처럼 자기 사이드에서 발생한 '알람(TXALM)'과 다른 사이드에서 발생한 '알람(RXALM)'을 조합하여만들게 된다.The clock abnormal signal CLKF generated by the link matching board TLIA-N is made by combining the alarm (TXALM) generated at its own side and the alarm (RXALM) generated at the other side as shown in FIG.

상기, 두 알람(TXALM, RXALM)을 조합하여 만든 신호는 시분할 스위칭 보드(TSIA-N) 및 제어 메모리/유지보수 취합보드(CMMA-N)로 출력하여 양 사이드(A,B 사이드) 모두 비정상일 때 자기 사이드에서 발생한 '자기 발생 클럭'을 수신하게 하여 2K측의 클럭(4MCLK)과 프레임 펄스(FS)를 동기된 신호로 만든다.The signal generated by combining the two alarms (TXALM and RXALM) is output to the time division switching board (TSIA-N) and the control memory / maintenance collection board (CMMA-N) so that both sides (A and B sides) are abnormal. When the 'self-generated clock' generated at the magnetic side is received, the clock 4MCLK and the frame pulse FS on the 2K side are synchronized.

다시 말해, 본 발명은 도2의 순서도에 도시된 바와 같이 링크 정합보드(TLIA-N)에서 출력하는 클럭 이상신호(CLKF)를 자기 사이드의 보드에서 발생하는 에러(Clock Fail, Frame Error) 및 공간 분할 스위치(OP)와의 링크에 의해 발생하는 에러(Link Fail, Parity Error)를 조합하여 발생하는 '알람(TXALM)'과 다른 사이드에서 알람(RXALM)'을 조합하여, 양 사이드(A,B-사이드) 모두가 비정상일 경우에만 시분할 스위칭 보드(TSIA-N) 및 제어 메모리/유지보수 취합보드(CMMA-N)에서 자기 사이드의 링크 정합보드(TLIA-N)에서 발생하는 '자기 발생 클럭'을 수신하도록 만들어 2K측의 클럭(4MCLK)과 플레임 펄스(FS)의 동기가 맞도록 한다.In other words, according to the present invention, as shown in the flowchart of FIG. 2, the clock error signal CLKF output from the link matching board TLIA-N is generated from the board on the side of the self. By combining 'TXALM' generated by combining the link fail and parity error generated by the link with the split switch OP and the alarm RXALM on the other side, both sides A and B- Only when both sides are abnormal, the time division switching board (TSIA-N) and the control memory / maintenance collection board (CMMA-N) can reset the 'self-generated clock' generated from the link matching board (TLIA-N) on the magnetic side. It is made to receive so that 2K clock clock 4MCLK and flame pulse FS are synchronized.

즉, 종래에는 상대측 사이드의 '알람'신호에 관계없이 자기 사이드의 '알람'신호에 의해서만 클럭을 선택하도록 하였으나, 본 발명에서는 자기 사이드와 상대 사이드의 '알람'신호를 조합하여 클럭 이상신호(CLKF)를 출력하고, 그에 따라 클럭을 선택함으로써 최악의 경우(1K측 링크 정합보드(TLIA-N(A)(B) 다운, 2K측 링크 정합보드(TLIA-N(A) 다운인 경우)에도 클럭(4MCLK)과 프레임 펄스(FS)가 동기되도록 한다.That is, conventionally, the clock is selected only by the 'alarm' signal of its own side regardless of the 'alarm' signal of the other side. However, in the present invention, the clock abnormal signal (CLKF) is combined with the 'alarm' signal of the own side and the other side. ) And then select the clock accordingly to clock in the worst case (1K side link matching board (TLIA-N (A) (B) down, 2K side link matching board (TLIA-N (A) down)) The 4MCLK and the frame pulse FS are synchronized.

이상에서 설명한 바와 같이 본 발명 시분할 스위치의 클럭 분배 방법은 시분할 스위치의 클럭 이중화에 영향을 주는 클럭 이상신호(CLKF)를, 자기 사이드에서 발생하는 알람(TXALM) 및 다른 사이드에서 발생하는 알람(RXALM) 신호를 조합하여 출력함으로써, 그에 따라 클럭을 선택하도록 하여 시분할 스위치가 최악의 경우에도 중계선 정합 장치를 정상적으로 동작시켜 시스템의 신뢰성을 높일 수 있도록 하는 효과가 있다.As described above, in the clock distribution method of the time division switch, the clock abnormal signal CLKF, which affects the clock duplication of the time division switch, includes an alarm TXALM generated at its own side and an alarm RXALM generated at the other side. By combining and outputting the signals, the clock is selected accordingly, so that even when the time division switch is worst, the relay line matching device can be normally operated to increase the reliability of the system.

Claims (1)

클럭 이중화 구조로 이루어진 시분할 스위치에 있어서, 자기 사이드의 보드에서 발생하는 에러(Clock Fail, Frame Error) 및 공간 분할 스위치(OP)와의 링크에 의해 발생하는 에러(Link Fail, Parity Error)를 조합하여 발생하는 '알람(TXALM)'과 다른 사이드에서 발생한 알람(RXALM)'을 조합하여 클럭 이상신호(CLKF)를 출력하고, 상기 클럭 이상신호(CLKF)에 의해 양 사이드(A,B-사이드) 모두가 비정상일 경우에만, 시분할 스위칭 보드(TSIA-N) 및 제어 메모리/유지보수 취합보드(CMMA-N)에 자기 사이드의 링크 정합보드(TLIA-N)에서 발생하는 '자기 발생 클럭'을 수신하도록 이루어진 것을 특징으로 하는 시분할 스위치의 클럭 분배 방법.A time division switch having a clock duplex structure, which is a combination of an error (Clock Fail, Frame Error) occurring on a board of a magnetic side and an error (Link Fail, Parity Error) generated by a link with a space division switch (OP) The clock abnormal signal CLKF is outputted by combining the 'TXALM' and the alarm RXALM generated on the other side, and the clock abnormal signal CLKF causes both sides (A and B-sides) to be output. In case of abnormality, the time division switching board (TSIA-N) and control memory / maintenance collection board (CMMA-N) are configured to receive the 'self-generated clock' generated from the link matching board (TLIA-N) on the magnetic side. A clock distribution method of a time division switch, characterized in that.
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