KR20020025468A

KR20020025468A - 확산 스펙트럼 통신용 ｓｔｔｄ 디코더를 이용한 복조기

Info

Publication number: KR20020025468A
Application number: KR1020000057316A
Authority: KR
Inventors: 이호석; 어익수; 김경수; 조한진
Original assignee: 오길록; 한국전자통신연구원
Priority date: 2000-09-29
Filing date: 2000-09-29
Publication date: 2002-04-04
Also published as: KR100355266B1

Abstract

본 발명은 확산 스펙트럼 통신용 복조기에 사용될 수 있는 상관기에 관한 것으로, 확산 스펙트럼 통신용 신호 복조에 사용되는 복조기가 STTD 디코딩을 지원할 수 있도록 복조기 내에 STTD 디코더가 포함되어 있으며, 상기 STTD 디코더는 하나의 곱셈기와 하나의 적분기를 사용함으로서 배치면적이 작고, STTD 모드인지 아닌지에 따라 STTD 디코더의 동작을 간단히 조절할 수 있어 가변신호처리에도 적합한 것을 특징으로 한다.

Description

확산 스펙트럼 통신용 ＳＴＴＤ 디코더를 이용한 복조기{STTD Decoding Demodulator Applicable To Spread Spectrum Communication}

본 발명은 IMT-2000 비동기 DS-CDMA 규격인 3GPP(3rd Generation Partnership Project) 표준에 따른 단말기측 신호 복조를 효과적으로 수행할 수 있는 복조기에 관한 것으로 특히, STTD(Space Time black coding based Transmit antenna Diversity) 디코더를 포함하는 상관기 및 그러한 상관기를 구비한 핑거 및 복조기에 관한 것이다.

3GPP 규격에 따르면 기지국은 하나의 안테나 또는 두 개의 안테나를 이용하여 신호를 전송할 수 있으며 두 개의 안테나를 사용하여 전송할 경우 한쪽 편 안테나에서는 STTD 모드가 아닌 신호를 전송하고, 다른편 안테나에서는 두 심벌단위로 STTD 인코딩된 신호를 동일시간에 전송한다. 이러한 신호를 수신하는 단말기의 복조기는 STTD 인코딩된 신호를 복조하기 위해 STTD 디코딩을 지원할 수 있도록 설계되어야 한다. 도 4를 참고하면, 기지국 전송측에서 수행되는 통상적인 STTD 인코딩이 도시되어 있다.

기존 CDMA 단말기는 안테나에서 도달하는 순방향 링크 신호를 수신하고 아날로그 수신기에서 베이스밴드로 디지털화하고 디지털화된 I, Q 채널 샘플을 탐색기와 레이크 수신기로 전달한다. 레이크 수신기는 셀 탐색기의 동작 결과로 구한 다중 경로 중 상관성이 높은 몇 몇의 경로만의 동기지점을 각 핑거에 할당하게 되고 이에 따라 핑거는 수신된 신호를 할당된 동기지점에 동기시켜 역확산 및 역채널화를 수행하고 코히어런트 수신을 한 후 매 심볼 결과를 컴바이너로 전달하며, 컴바이너는 이러한 핑거의 결과중 에너지 레벨이 높은 핑거의 결과를 합하여 심볼 결합값, 파워 결합값, 주파수 오차 결합값 등을 출력하게 된다. 심볼 결합값은 디인터리빙, 채널 디코딩을 거친 후 복호기로 전달되어 신호 복호를 수행한다.

국제통신연합(ITU)에서는 무선채널을 통해 하나의 단말기로 전세계 어느 곳에서도 음성, 영상, 데이터 신호를 전송할 수 있는 표준을 제정하고 있으며, 그 하위 표준화 단체인 3GPP TSG RAN WGI 에서는 물리채널에 대한 표준을 규격화 하였다.

한편, 기존 CDMA 방식에서는 기지국이 안테나 두 개를 이용한 STTD 인코딩 후 전송방식을 사용하지 않았으며 이러한 이유로 STTD 디코더를 내장한 복조기는 전무한 상태다.

본 발명의 목적은, 상기에 언급한 바와 같은 3GPP 규격에 따른 단말기의 설계의 필요성이 대두됨에 따라 IMT-2000 비동기 DS-CDMA의 무선 단말기의 복조기 부분 중 기존의 CDMA 방식과 동작이 크게 다른 STTD 디코더의 효과적인 설계를 제공하고 또한 그러한 STTD 디코더의 구조 및 최적의 상관기를 제공하는 것이다.

또 다른 본 발명의 목적은, IMT-2000 비동기 DS-CDMA 규격의 STTD 인코딩 후 안테나 두 개를 이용하여 각각 신호를 전송하는 STTD 전송방식을 지원하는 단말기의 복조기 설계를 위한 것이며 또한 STTD 디코더를 포함하는 핑거 구조를 제공하는 것이다.

더 다른 본 발명의 목적은, 확산 스펙트럼 통신용 복조기에 사용되는 STTD 모드 지원을 위한 상관기 구조 및 이를 포함한 핑거 그리고 복조기의 전체 구조를 제안하고, 그 동작 및 성능을 극대화시켜 차지하는 면적이 작고 가변 신호처리에효과적으로 대응할 수 있는 상관기를 제공하는 것이다.

도 1은 본 발명에 의한 확산 스펙트럼 통신용 복조기 전체 구조도;

도 2는 도 1의 핑거내의 상관기의 개략도;

도 3은 도 2의 상관기를 구성하는 구성성분을 블럭으로 표시한 상관기 상세구조도; 및

도 4는 기지국 전송측에서 수행되는 STTD 인코딩의 개략도이다.

*주요 부분의 부호에 대한 간단한 설명

100 : 레이크 수신기 106 : 핑거

107 : 레이크 제어기 202 : 데시메이터

203 : 코드발생기 204 : 상관기

213 : 채널 예측기 315 : STTD 디코더

316,320 : 멀티플렉서 317 : 곱셈기

318 : 가감산기 319 : 저장장치

상기 목적을 달성하기 위한 본 발명에 따른 확산 스펙트럼 통신용 신호 복조기에 사용되는 상관기는, 복수개의 확산코드발생기와 OVSF 코드발생기로 구성된 코드발생기(203) 및 복수 채널의 추정된 채널계수를 출력하는 채널예측기(213)와 연결되어 있고, 상기 코드발생기로부터의 확산코드를 사용하여 저속 표본화된 확산 스펙트럼 신호를 복소역확산시키는 복소역확산수단(302); 상기 OVSF 코드를 사용하여 상기 역확산된 신호를 역채널화시키는 역채널화수단(305); 칩레이트 인에이블신호(CLK_chip)에 따라 상기 역채널화수단(305)의 출력신호를 심볼단위로 적분하고 출력하는 합산수단(307); 복수개의 저장수단으로 구성되어 상기 합산수단(307)의 심볼단위 적분값을 저장하고 이를 각각 두 심볼단위로 홀수번째 및 짝수번째 심볼을 나누어 정렬하여 출력하는 직/병렬 변환기(310,311); 외부의 채널예측기(213)로부터의 복수의 추정된 채널계수와 상기 직/병렬 변환기(310,311)에 버퍼링된 두 심볼 동안의 신호를 선택적으로 선별수신하여 복소곱셈 후 가감산을 통한 채널왜곡보상 및 STTD 디코딩을 수행하는 STTD 디코딩수단(315); 및 상기 STTD 디코딩수단(315)을 통해 디코딩된 신호를 시간정열하여 저장하는 디스큐버퍼(321)를 구비하는 것을 특징으로 한다.

지금부터 본 발명에 대한 설명을 첨부한 도면을 참고하여 단지 예의 방법으로 설명하도록 하겠다.

먼저 도 1을 참고하면, 본 발명에 따른 IMT-2000 비동기 DS-CDMA 단말기측 복조기 전체 구조가 도 1에 도시되어 있는데, RF/IF단(103,104,105), 레이크 수신기(100), 신호 결합기(108), 트랜스포트 채널 처리부(109,110,111,112,113,114)로 구성되어 있는데, 상기 RF/IF단의 믹서(103,104,118)와 VCO(105), 레이크 수신기(100) 및 신호 결합기(108)의 구조는 기존의 방식과 유사하며, 레이크 수신기는 수 개의 핑거로 구성되어 있고 각 핑거의 기능은 동일한데, 도면에는 4개의 핑거만이 도시되어 있다.

본 발명은 레이크 수신기 내의 핑거의 구조에 관한 것으로서, 이에 대한 설명에 앞서 도 1을 참고하여 본 발명에 따른 복조절차에 대한 간략한 절차를 신호 전달에 기초하여 설명하면 다음과 같다.

RF/IF단에서는 기지국으로부터 전송된 신호에서 베이스밴드 대역의 신호를 추출하여 아날로그-디지털 변환(Analog Digital Conversion:ADC)이 수행되고 이 신호는 FIR로 구현된 저역통과필터(Low Pass Filter:LPF)를 통과한 다음 레이크 수신기의 각 핑거로 전달된다. 이렇게 전달된 신호를 이용하여 각 핑거는 셀 탐색기(도시하지 않음)로부터 전달된 각각의 멀티패스 위치에 동기를 맞추고 확산코드(Gold PN)와 OVSF(Orthogonal Variable Spreading Factor) 코드를 발생시켜 심벌단위로 수신신호를 상관시키고, 채널 왜곡 보상 및 STTD 디코딩을 수행하고, 디스큐버퍼에 저장하여 신호를 시간정렬한 후 신호 결합기(108)로 상관값을 전달한다. 신호 결합기(108)는 각 핑거로부터 전달된 신호를 모두 합하여 멀티패스 합의 상관성을 구하고 이를 트랜스포트 채널 처리기로 전달하고, 트랜스포트 채널처리기에서는 프레임내 인터리빙을 하는 2차 디인터리빙(109), 트랜스포트 채널을 분할하는 Trch 디멀티플렉싱(110), 프레임간의 인터리빙을 하는 1차 디인터리빙(111), 신호처리 흐름제어를 하는 레이트 매칭(112), 채널 디코딩(113), CRC 비교기(114)를 거쳐 상위 레이어로 신호를 전달한다. DSP(115)는 복조기(116)를 전체적으로 관리하는 기능을 하며 복조기(116)로부터 전달되는 신호를 바탕으로 복조기(116)의 현 상태를 파악하고 이에따라 복조기를 제어한다.

도 2는 도 1의 레이크 수신기(100)내의 각 핑거(106)의 구조 중 신호처리의 주요 경로만을 확대하여 도시한 것이다. 도 2를 참고하면, 상관기블럭(204)은 역확산블럭(205), 역채널화블럭(206), 합산기블럭(207), S/P블럭(208), STTD블럭(209) 및 디스큐버퍼블럭(210)인 6개의 블럭으로 구성되어 있다. 상기 상관기블럭(204)은, 기존 방식과는 달리 기지국에서 DPCH(Dedicated Physical CHannel)가 멀티코드로 동시에 복수개로 전송될 경우 이를 처리하기 위해 지원 가능한 멀티코드 수 만큼 복수개로 설계 배치되는데, 도 2에서는 "204" 및 "211", 2개만 도시하였다. 이하 자세히 설명하겠지만, 복수의 상관기는 코드발생기와 멀티플렉스로 동적연결된다.

도 2에 도시된 상관기블럭(204) 및 주변 설비의 기능을 구체적으로 설명하면 다음과 같다. 먼저, FIR(101,102)로부터 전달된 신호는 데시메이터 블록(202)에서 저속 표본화(down sampling)되어 칩 레이트(chip rate)로 역확산블록(205)으로 전달된다. 다음으로, 역확산블록(205)에서는 코드발생기(203)에서 생성된 동위상, 직각위상 확산코드를 이용하여 수신된 신호를 역확산시킨다. IMT-2000 DS-CDMA 에서는, 기존의 CDMA 방식과는 달리 각 기지국이 다수개의 확산코드를 동시에 사용할 수 있으므로, 코드발생기 내의 확산코드 발생기와 OVSF 코드 발생기는 복수개로 설계된다. 역채널화블록(206)에서는 상기 코드발생기로부터의 OVSF 코드를 이용하여 상기 역확산블록(302)의 출력신호를 각 채널별로 분리해 내고, 합산기블록(207)에서는 상기 역확산블록(302)으로부터의 채널별로 분리된 신호를 심볼(symbol) 단위로 적분한다.

한 심볼 단위로 적분된 신호로부터 두 심볼 단위로 STTD 인코딩된 신호를 디코딩하기 위해서는 바로 앞 심볼을 저장해 두어야 하는데, 신호를 직/병렬 처리하는 S/P블록(208)에서는 각 심볼을 래칭하여 STTD 디코더(209) 블록에서 필요한 전후 정위상, 직각위상 심볼을 동시에 사용 가능하게 한다. STTD 디코더블록(209)에서는 두 안테나로부터 동시에 전송되어 상이한 채널 경로 왜곡을 가지는 신호가 합해진 신호를 채널예측기(213)에서 구한 두 채널의 채널 추정 계수를 이용하여 경로 왜곡을 보상해 주면서 STTD 디코딩을 동시에 수행하여 4개의 심볼(S_mi1, S_mq1, S_mi2, S_mq2)신호를 순서대로 출력하고 이렇게 출력된 신호는 디스큐 버퍼(210)에 저장된 후 신호 결합기(108)에서 각 핑거의 출력이 합산될 때 동일한 시간의 신호가 합산되도록 시간적으로 정렬되어 신호 결합기로 전달된다.

앞서 언급한 바와 같이, 상관기블록(204)은 기지국에서 동시에 전송 가능한 멀티코드 수 만큼 동시에 구현되어야 한다. 예를들어, DPCH1, DPCH2, DSCH(Downlink Shared CHannel), PCCPCH(Primary Common Control PhysicalCHannel)을 동시에 복조할 수 있는 4개의 상관기블록(204)으로 구현될 수도 있다. 도 2에서는 상관기가 2개, 즉 멀티코드 수 N=2 로 도시되어 있다. 그리고, 코드발생기(203)내의 복수의 확산 코드발생기와 복수의 OVSF 발생기는 각 상관기블록(204)과 멀티플렉스를 이용하여 동적 연결 경로로 연결할 수 있는데, 예를들어 코드발생기(203) 내에는 2개의 확산 코드발생기와 4개의 OVSF 코드 발생기가 구현될 수 있다.

도 3은 도 2의 세부 상세도로서, 핑거 내 STTD 디코더를 포함하는 본원에 따른 상관기의 구조가 구체적으로 도시되어 있다. 본원은 신호 복조시 STTD 디코딩을 실행하는 핑거내의 상관기 구조에 특별한 관심을 두고 있으므로, 도 3에서는 구성성분 전체의 도시를 생략하고 신호 상관에 관계되는 주 경로만 도시하였으며, 이하 이를 기초하여 도 3을 설명하도록 하겠다.

데시메이터(202)에서 칩 레이트로 저속 표본화된 정위상, 직각위상(I/Q) 신호(I_on,Q_on)는 각각 역확산블록(302)으로 전달되고, 기지국에서는 3GPP 규격에 따라 신호를 복소 확산하여 전송하므로 역확산블록(302)에서는 전달된 I/Q 신호를 핑거내 코드발생기블록(203)에서 발생시킨 확산코드를 이용하여 복소역확산시킨다. 역확산블록에서 사용되는 곱셈연산은 신호의 부호만을 변경시키는 기능을 하는 것이므로 멀티비트 XOR(eXclusive OR) 또는 간단한 게이트로 구현될 수 있다. 따라서, 복소 역확산을 실행하는 것은 특정한 방식으로 제한되는 것은 아니며, 도 3의 역확산블록(302)에 도시된 신호처리를 위한 곱셈기 및 덧셈기의 배치는 그 한 예이다.

역 채널화블록(305)에서는 역확산블록(302)의 출력신호에서 특정 채널 신호를 분리해 내기 위해 전달신호와 코드발생기 블록에서 발생시킨 특정 채널 OVSF 코드를 이용하여 상기 역확산블록(302)의 출력신호를 역채널화시키는데, 이렇게 매 칩마다 역확산, 역채널화가 수행된 신호는 합산기(307)에서 적분되어 매 심볼 단위로 출력(r_i,r_q)된다. 본 발명에 따른 상관기의 합산기블록(307)은 1개의 덧셈기(309)와 칩레이트 인에이블 신호(CLK_chip)를 이용하여 매 칩 결과를 저장할 수 있는 1 단위 저장장치(308)로 구현되어 차지하는 면적이 작다는 장점이 있으며, 상기 덧셈기(309) 및 저장장치(308)의 신호처리 절차는 도 3에 도시된 바와 같다.

S/P 블럭은, 도 3에 도시된 바와 같이, 복수개의 S/P(310,311)로 구성되어 있고, 매 심볼의 경계시간에서 전단 저장장치(312)는 심볼레이트 인에이블신호(CLK_sym)를 이용하여 합산기(307)의 출력신호(r_i,r_q)를 래칭하며, 후단 저장장치(313,314)는 1/2 심볼레이트 인에이블신호(CLK_sym/2)를 이용하여 r_i1,r_q1,r_i2,r_q2신호로 동시에 각각 래칭하여 다음 심볼에서 r_i1,r_q1,r_i2,r_q2신호를 모두 이용하여 STTD 디코딩이 수행될 수 있도록 신호를 정렬한다. 이렇게 정열된 신호는 도 3에 도시된 바와 같이 배치된 저장장치(312,313,314)와 특정한 래칭 시점으로 인해 두 심볼 동안 STTD 디코더(315)로 동일한 유효 신호를 전달하게 된다.

STTD 디코더블록(315)에서는 S/P 에서 버퍼링된 두 심볼 동안의 신호와 채널 예측기(213)에서 구한 두 채널(경로1, 경로2)의 추정된 채널 계수를 이용하여 복소 곱셈을 한 후, 가산 및 감산을 통해 채널경로 왜곡을 보상하면서 STTD 디코딩을 동시에 처리한다. STTD 디코더 블록에서 수행하는 연산을 수식으로 간단히 정리하면 다음과 같다.

먼저, 복수의 경로에 따른 채널예측기(213) 출력은 아래 수학식 1과 같다.

여기서, n_i1은 안테나 경로1의 정위상 채널계수, n_q1은 안테나 경로1의 직각위상 채널계수, n_i2는 안테나 경로2의 정위상 채널계수이고, n_q2는 안테나 경로2의 직각위상 채널계수이다.

다음으로, S/P 블록에서의 출력은 아래 수학식 2와 같다.

그리고, 본원의 상관기에 따른 STTD 디코딩 결과는 아래 수학식 3과 같다.

여기서, S_mi1는 복조된 홀수번째 정위상 신호, S_mq1는 복조된 홀수번째 직각위상 신호, S_mi2는 복조된 짝수번째 정위상 신호이고, S_mq2는 복조된 짝수번째 직각위상 신호이다.

지금부터 도 3과 상기 수학식을 통해 본원의 상관기에 따른 STTD 디코딩 절차에 대해 좀 더 구체적으로 설명하도록 한다.

위 수학식 3을 통해 알 수 있듯이, 하나의 출력이 있기 까지는 각 심볼(S_mi1,S_mq1,S_mi2,S_mq2)당 4번의 곱셈과 3번의 가감산이 실행되며, 본원에 따른 구현된 STTD 디코더(315)는 멀티플렉서(316,320)를 사용하여, 앞서 S/P 블록에서 버퍼링되어 있는 상관 결과 및 상기 채널예측기에서 추정된 채널계수를 아래 표 1의 STTD 모드인 경우에 정리된 순서대로 가져와 두 심볼동안 총 16번의 곱셈과 12번의 가감산을 하나의 곱셈기(317) 및 가감산기(318)과 저장장치(319)로 구성된 적분기를 통해 차례대로 실행하여 STTD 디코딩을 하고, 4 개의 결과(S_mi1,S_mq1,S_mi2,S_mq2)를 순서대로 출력한다.

기지국에서 STTD 부호화를 사용하지 않을 경우에는, 표 1의 STTD 모드가 아닌 경우와 같이 적분기의 저장장치(319)를 STTD_en 신호가 0인 시간에는 디스에이블시켜 래칭을 하지 않는 방법으로 non-STTD 복조를 수행한다. 본원에 따른 상관기 내의 STTD 디코딩 블록에 적용되는 제어신호는 아래 표 1에 정리되어 있다.

STTD 모드인지 non-STTD 모드인지 여부는 STTD_en 제어신호로 구분되는데, STTD 모드인 경우에는 STTD_en 이 모두 1이 되어 심벌당 4 번의 곱셈과 3번의 가감산이 필요하지만, non-STTD 모드인 경우에는 STTD_en 이 1인 경우만 동작하여 2번의 곱셈과 1번의 가감산만을 수행하고, STTD_en 이 0일 때는 타 제어신호를 고려하지 않는다. 상기 표 1에서 각 심볼 연산 후 리셋 기능은 생략하였다.

Mux_sttd, Mux_est 신호는 각각 상관결과(S/P의 출력)와 추정 채널계수를 선택하기 위한 멀티플렉서 제어 신호로서, Mux_sttd 가 0이면 r_i1, 1이면 r_q1, 2이면 r_i2, 3이면 r_q2가 곱셈기(317)로 전달되며, Mux_est 가 0이면 n_i1, 1이면 n_i2, 2이면 n_q1, 3이면 n_q2가 곱셈기(317)로 전달된다. Con_add 신호는 적분기내 가감산기(318)의 가산 또는 감산을 선택하는 제어 신호로서, 0 일때 가산을 하고 1 일때 감산을 수행한다. 이러한 연산을 통해 본원의 상관기는 STTD 모드와 non-STTD 모드 모두의 디코딩을 수행할 수 있다.

지금까지 설명한 실시예는 단지 본원을 설명하기 위한 예일 뿐이며 본원의 특징이 이것으로 제한되는 것은 아니다. 예를 들어, 본원에 따른 상관기의 S/P 블록은 앞서 설명한 방법, 즉 세 개의 저장장치(312,313,314)를 사용하는 대신, 두 개의 저장장치만을 사용하여 한 심볼 동안 유효 신호를 전달할 수 있도록 설계될 수도 있고, STTD 디코더 내의 곱셈기(317)는 상관기(204) 각각에 위치하는 것으로 그림 3에 도시되어 있으나, 핑거(106)에 위치하는 모든 상관기들이 하나의 곱셈기를 시분할하여 사용하여 STTD 디코딩을 하도록 설계할 수도 있다.

본 발명에 따른 상관기에 따르면, 3GPP 규격에 따라 기지국에서 STTD 인코딩 되어 전송되는 신호를 STTD 디코더에서 채널 경로 왜곡 보상을 수행함과 동시에 STTD 디코딩 하는 기능이 함께 있도록 설계되는데, 그 제어가 간단하여 하나의 곱셈기와 적분기만을 이용해 구현되므로 크기가 작아지는 장점이 있다.

Claims

복수개의 확산코드발생기와 OVSF 코드발생기로 구성된 코드발생기(203) 및 복수 채널의 추정된 채널계수를 출력하는 채널예측기(213)와 연결되어 있고,

상기 코드발생기로부터의 확산코드를 사용하여 저속 표본화된 확산 스펙트럼 신호를 복소역확산시키는 복소역확산수단(302);

상기 OVSF 코드를 사용하여 상기 역확산된 신호를 역채널화시키는 역채널화수단(305);

외부 제어기로부터의 칩레이트 인에이블신호(CLK_chip)에 따라 상기 역채널화수단(305)의 출력신호를 심볼단위로 적분하고 출력하는 합산수단(307);

복수개의 저장수단으로 구성되어 상기 합산수단(307)의 심볼단위 적분값을 저장하고 이를 각각 두 심볼단위로 홀수번째 및 짝수번째 심볼을 나누어 정렬하여 출력하는 직/병렬 변환기(310,311);

외부의 채널예측기(213)로부터의 복수의 추정된 채널계수와 상기 직/병렬 변환기(310,311)에 버퍼링된 두 심볼 동안의 신호를 선택적으로 선별수신하여 복소곱셈 후 가감산을 통한 채널왜곡보상 및 STTD 디코딩을 수행하는 STTD 디코딩수단(315); 및

상기 STTD 디코딩수단(315)을 통해 디코딩된 신호를 시간정렬하여 저장하는 디스큐버퍼(321)를 구비하는 것을 특징으로 하는 상관기.
제 1 항에 있어서,

상기 STTD 디코딩수단(315)은:

상기 S/P의 두 심볼단위 출력신호를 수신하고 외부 제어기로부터의 제1 제어신호(MUX_sttd)에 의해 홀수번째 심볼과 짝수번째 심볼을 선택적으로 출력하는 제1 멀티플렉서(316);

상기 채널예측기에서 선택된 두 채널의 채널계수를 수신하고 상기 제어기로부터의 제2 제어신호(MUX_est)에 의해 선택적으로 신호를 출력하는 제2 멀티플렉서(320);

상기 제1 멀티플렉서와 상기 제2 멀티플렉서로부터의 출력신호를 곱셈연산 처리하는 곱셈기(317); 및

상기 제어기로부터의 제3 제어신호(CON_add)에 따라 덧셈 또는 뺄셈을 선택적으로 실행하는 가감산기(318)와 저장장치(319)가 직렬로 연결되어 상기 곱셈기(317)의 출력신호를 적분연산처리하도록 구성된 적분기를 포함하는 것을 특징으로 하는 상관기.
제 1 항에 있어서,

상기 합산수단(307)은 칩 단위의 역확산, 역채널화된 신호를 심볼단위로 적분하는 하나의 덧셈기(309) 및 상기 덧셈기와 직렬로 연결되어 있고 상기 칩레이트 인에이블신호(CLK_chip)에 따라 한 칩 단위 결과를 저장하고 상기 덧셈기의 출력을 피드백시키는 하나의 저장장치(308)로 구성되어 있는 것을 특징으로 하는 상관기.
제 2 항에 있어서,

수신 신호의 STTD 인코딩 신호 판정에 따라 상기 적분기내 저장장치(319)에 상기 제어기로부터의 제4 제어신호(STTD_en)를 인가하여 상기 저장장치(319)를 선택적으로 인에이블 시키는 것을 특징으로 하는 상관기.
제 1 항 내지 제 4 항 중 어느 한 항에 있어서,

상기 곱셈기(317) 하나를 시분할 사용하여 복수개 상관기(204)의 STTD 디코딩에 필요한 곱셈 연산을 수행하는 것을 특징으로 하는 상관기.
제 1 항에 따른 하나 이상의 상관기를 포함하고,

입력된 확산 스펙트럼 통신용 신호를 칩레이트로 저속 표본화하여 상기 상관기로 공급하는 데시메이터;

복수의 확산코드발생기 및 OVSF 코드발생기로 구성되어 발생된 코드를 상기 상관기로 공급하는 코드발생기; 및

상기 상관기에 예측채널을 공급하는 채널예측기를 구비하는 것을 특징으로 하는 핑거.
제 6 항에 있어서,

상기 코드발생기와 상기 하나 이상의 상관기는 멀티플렉스를 이용하여 동적연결되어 있는 것을 특징으로 하는 핑거.
복수개의 핑거로 구성된 레이크 수신기를 구비한 확산 스펙트럼 통신용 신호 복조기에 있어서,

상기 복수개의 핑거는 각각 제 1 항에 따른 하나 이상의 상관기를 구비하는 것을 특징으로 하는 확산 스펙트럼 통신용 신호복조기.