KR20020024654A - Stacking -type semiconductor package unit and stacking-type semiconductor package - Google Patents
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Abstract
Description
본 발명은 적층형 반도체 팩키지 유니트 및, 적층형 반도체 팩키지에 관한 것으로서, 보다 상세하게는 리이드를 하프 에칭시킴으로써 전체 구조를 경박 단소화시킨 적층형 반도체 팩키지 유니트 및, 적층형 반도체 팩키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a stacked semiconductor package unit and a stacked semiconductor package, and more particularly, to a stacked semiconductor package unit and a stacked semiconductor package in which the entire structure is light and short in size by half etching the leads.
도 1에 도시된 것은 일반적인 적층형 반도체 팩키지의 유니트에 대한 개략적인 단면도이다.1 is a schematic cross-sectional view of a unit of a general stacked semiconductor package.
도면을 참조하면, 반도체 팩키지 유니트는 반도체 칩(12)과, 상기 반도체 칩(12)의 저면에 그 일단부가 부착된 리이드 프레임(11)과, 상기 리이드 프레임(11)의 이너 리이드와 상기 반도체 칩(12)의 전극을 상호 연결하는 본딩 와이어(14)와, 상기 반도체 칩, 본딩 와이어 및, 리이드 프레임의 일부를 감싸는 엔캡슐레이션(13)을 구비한다. 리이드 프레임(11)은 도면에 도시된 바와 같이 소정의 절곡 형상을 가짐으로써, 그 일단부는 반도체 칩(12)의 저면에 부착되고, 그 타단부는 엔캡슐레이션(13)의 상부 표면으로 연장된다. 리이드 프레임(11)은 엔캡슐레이션(13)의 저면과 상면에 노출됨으로써 랜드(18)와 패드(16)를 각각 형성하는데, 이러한 랜드와 패드(18,16)는 반도체 팩키지 유니트의 적층시에 전기적인 연결을 위한 단자 기능을 가진다.Referring to the drawings, the semiconductor package unit includes a semiconductor chip 12, a lead frame 11 having one end portion attached to a bottom surface of the semiconductor chip 12, an inner lead of the lead frame 11, and the semiconductor chip. A bonding wire 14 for interconnecting the electrodes of (12), and an encapsulation 13 surrounding the semiconductor chip, the bonding wire, and a part of the lead frame. The lead frame 11 has a predetermined bent shape as shown in the drawing, so that one end thereof is attached to the bottom surface of the semiconductor chip 12 and the other end thereof extends to the upper surface of the encapsulation 13. . The lead frame 11 is exposed to the bottom and top surfaces of the encapsulation 13 to form lands 18 and pads 16, respectively. These lands and pads 18 and 16 are formed when the semiconductor package units are stacked. It has a terminal function for electrical connection.
도 2를 참조하면, 도 1에 도시된 적층형 반도체 팩키지의 유니트를 적층시킨 반도체 팩키지가 도시되어 있다. 도면에 도시된 예에서는 세개의 유니트를 적층시킴으로써 하나의 반도체 팩키지가 구성된 것을 알 수 있다. 즉, 반도체 팩키지 유니트(21,22,23)는 그 각각에 형성된 패드들이 다른 유니트의 패드들에 용접됨으로써 적층되는 것을 알 수 있다.Referring to FIG. 2, a semiconductor package in which units of the stacked semiconductor package shown in FIG. 1 are stacked is illustrated. In the example shown in the figure, it can be seen that one semiconductor package is formed by stacking three units. That is, it can be seen that the semiconductor package units 21, 22, and 23 are stacked by welding pads formed in each of them to the pads of other units.
도 1 및, 도 2에 설명된 적층형 반도체 팩키지는 그 외곽 사이즈가 상대적으로 크다는 단점을 가진다. 즉, 리이드(11)가 팩키지의 저면에서 노출됨으로써 랜드(18)를 형성하고, 또한 상면에서 노출됨으로써 패드(16)를 형성하여야 하며, 이를 위해서 측면에서도 노출되어야 하는데, 이로 인해 팩키지의 크기가 커지는 것이다. 따라서 적층된 반도체 팩키지는 경박 단소화하는데 곤란이 따른다.The stacked semiconductor package described in FIGS. 1 and 2 has the disadvantage that its outer size is relatively large. That is, the lid 11 is exposed at the bottom of the package to form a land 18, and also exposed at the top to form a pad 16, and for this purpose, the pad 16 must be exposed at the side, thereby increasing the size of the package. will be. Therefore, the stacked semiconductor package is difficult to reduce the weight and thinness.
본 발명은 위와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 보다 경박 단소화된 적층형 반도체 팩키지 유니트를 제공하는 것이다.The present invention has been made to solve the above problems, and an object of the present invention is to provide a lighter and shorter stacked semiconductor package unit.
본 발명의 다른 목적은 보다 경박 단소화된 반도체 팩키지를 제공하는 것이다.It is another object of the present invention to provide a lighter and shorter semiconductor package.
도 1은 일반적인 적층형 반도체 팩키지 유니트에 대한 개략적인 단면도.1 is a schematic cross-sectional view of a typical stacked semiconductor package unit.
도 2는 도 1에 도시된 반도체 팩키지 유니트를 적층시킨 상태를 나타내는 개략적인 단면도.FIG. 2 is a schematic cross-sectional view showing a state in which the semiconductor package units shown in FIG. 1 are stacked.
도 3은 본 발명에 따른 적층형 반도체 팩키지 유니트의 제 1 실시예에 대한 개략적인 단면도.3 is a schematic cross-sectional view of a first embodiment of a stacked semiconductor package unit according to the present invention;
도 4는 도 3에 도시된 반도체 팩키지 유니트를 적층시킨 상태를 도시하는 반도체 팩키지.FIG. 4 is a semiconductor package showing a state in which the semiconductor package units shown in FIG. 3 are stacked.
도 5a 내지 도 5e는 본 발명에 따른 반도체 팩키지 유니트의 제조 방법을 도시하는 설명도.5A to 5E are explanatory views showing a method for manufacturing a semiconductor package unit according to the present invention.
도 6은 본 발명에 따른 반도체 팩키지의 제조 방법을 도시하는 순서도.6 is a flowchart illustrating a method of manufacturing a semiconductor package according to the present invention.
도 7은 본 발명에 따른 적층형 반도체 팩키지 유니트의 제 2 실시예에 대한 개략적인 단면도.7 is a schematic cross-sectional view of a second embodiment of a stacked semiconductor package unit according to the present invention;
도 8은 도 7에 도시된 반도체 팩키지 유니트를 적층시킨 상태를 도시하는 반도체 팩키지.FIG. 8 is a semiconductor package showing a state in which the semiconductor package units shown in FIG. 7 are stacked.
< 도면의 주요 부호에 대한 간단한 설명 ><Brief Description of Major Codes in Drawings>
11. 리이드 프레임 12. 반도체 칩11. Lead frame 12. Semiconductor chip
13. 엔캡슐레이션 14. 본딩 와이어13. Encapsulation 14. Bonding Wire
15. 절연층 16. 패드15. Insulation layer 16. Pad
31. 리이드 프레임 32. 반도체 칩31.Lead frame 32. Semiconductor chip
33. 엔캡슐레이션 34. 본딩 와이어33. Encapsulation 34. Bonding Wire
36. 패드 38. 랜드36.Pad 38.Land
상기와 같은 목적을 달성하기 위하여, 본 발명에 따르면, 반도체 칩; 상기 반도체 칩의 저면에 일 단부가 부착되며, 랜드 부분을 제외한 다른 부분이 하프 에칭에 의해 두께가 얇아지도록 형성된 리이드 프레임; 상기 반도체 칩의 전극과 상기 리이드 프레임의 리이드 각각을 연결하는 본딩 와이어; 및, 상기 반도체 칩과 와이어를 감싸고, 상기 리이드 프레임의 랜드가 그 저면에 노출되도록 상기 리이드 프레임의 일부를 감싸며, 상기 리이드 프레임의 다른 일부가 그 측면으로부터 돌출되어 그 측면과 상면을 따라 절곡되어 연장되는 엔캡슐레이션;을 구비하는 적층형 반도체 팩키지 유니트가 제공된다.In order to achieve the above object, according to the present invention, a semiconductor chip; A lead frame having one end attached to a bottom surface of the semiconductor chip, and the other portions except the land portion formed to have a thin thickness by half etching; Bonding wires connecting the electrodes of the semiconductor chip to the leads of the lead frame; And enclosing the semiconductor chip and the wire, enclosing a portion of the lead frame such that the land of the lead frame is exposed on the bottom surface thereof, and another part of the lead frame protrudes from the side surface thereof and is bent and extended along the side surface and the upper surface thereof. Provided is a stacked semiconductor package unit having encapsulation.
또한 본 발명에 따르면, 반도체 칩; 상기 반도체 칩의 저면에 일 단부가 부착되며, 랜드 부분을 제외한 다른 부분이 하프 에칭에 의해 두께가 얇아지도록 형성된 리이드 프레임; 상기 반도체 칩의 전극과 상기 리이드 프레임의 리이드 각각을 연결하는 본딩 와이어; 및, 상기 반도체 칩과 와이어를 감싸고, 상기 리이드 프레임의 랜드가 그 저면에 노출되도록 상기 리이드 프레임의 일부를 감싸며, 상기 리이드 프레임의 다른 일부가 그 측면과 상면을 따라 절곡되어 연장되는 엔캡슐레이션;을 구비하는 적층형 반도체 팩키지 유니트를 두개 이상 구비하며, 상기 하나의 반도체 팩키지 유니트의 엔캡슐레이션 저부에 노출된 상기 리이드 프레임의 랜드가 다른 반도체 팩키지 유니트의 상부 표면에 형성된 상기 리이드의 패드에 접촉되어 고정됨으로써 구성되는 적층형 반도체 팩키지가 제공된다.Also in accordance with the present invention, a semiconductor chip; A lead frame having one end attached to a bottom surface of the semiconductor chip, and the other portions except the land portion formed to have a thin thickness by half etching; Bonding wires connecting the electrodes of the semiconductor chip to the leads of the lead frame; And encapsulation enclosing the semiconductor chip and the wire, enclosing a portion of the lead frame such that the land of the lead frame is exposed on a bottom surface thereof, and the other part of the lead frame is bent and extended along the side and the upper surface thereof; Two or more stacked semiconductor package units having a plurality of semiconductor package units, wherein the land of the lead frame exposed to the bottom of the encapsulation of the one semiconductor package unit is fixed in contact with the pad of the lead formed on the upper surface of the other semiconductor package unit Thereby, a laminated semiconductor package constituted is provided.
또한 본 발명에 따르면, 반도체 칩; 상기 반도체 칩의 상면에 일 단부가 부착되며, 와이어 본딩 부분에 해당하는 부분이 하프 에칭에 의해 두께가 얇아지도록형성된 리이드 프레임; 상기 반도체 칩의 전극과 상기 리이드 프레임의 리이드 각각을 연결하는 본딩 와이어; 및, 상기 반도체 칩과 와이어를 감싸고, 상기 리이드 프레임의 하프 에칭되지 아니한 부분이 그 외측으로 노출되어 상면, 측면 및, 저면을 따라 절곡되어 연장됨으로써 그 상면에 패드가 형성되고 그 저면에 랜드가 형성되는 엔캡슐레이션;을 구비하는 적층형 반도체 팩키지 유니트가 제공된다.Also in accordance with the present invention, a semiconductor chip; A lead frame having one end attached to an upper surface of the semiconductor chip and formed such that a portion corresponding to the wire bonding portion is thinned by half etching; Bonding wires connecting the electrodes of the semiconductor chip to the leads of the lead frame; And enclosing the semiconductor chip and the wire, and the half-etched portion of the lead frame is exposed outward to be bent and extended along the top, side, and bottom to form pads on the top and lands on the bottom. Provided is a stacked semiconductor package unit having encapsulation.
또한 본 발명에 따르면, 반도체 칩; 상기 반도체 칩의 상면에 일 단부가 부착되며, 와이어 본딩 부분에 해당하는 부분이 하프 에칭에 의해 두께가 얇아지도록 형성된 리이드 프레임; 상기 반도체 칩의 전극과 상기 리이드 프레임의 리이드 각각을 연결하는 본딩 와이어; 및, 상기 반도체 칩과 와이어를 감싸고, 상기 리이드 프레임의 하프 에칭되지 아니한 부분이 그 외측으로 노출되어 상면, 측면 및, 저면을 따라 절곡되어 연장됨으로써 그 상면에 패드가 형성되고 그 저면에 랜드가 형성되는 엔캡슐레이션;을 구비하는 적층형 반도체 팩키지 유니트를 두개 이상 구비하며, 상기 하나의 반도체 팩키지 유니트의 엔캡슐레이션 저부에 노출된 상기 리이드 프레임의 랜드가 다른 반도체 팩키지 유니트의 상부 표면에 형성된 상기 리이드의 패드에 접촉되어 고정됨으로써 구성되는 적층형 반도체 팩키지가 제공된다.Also in accordance with the present invention, a semiconductor chip; A lead frame having one end attached to an upper surface of the semiconductor chip and having a portion corresponding to a wire bonding portion thinned by half etching; Bonding wires connecting the electrodes of the semiconductor chip to the leads of the lead frame; And enclosing the semiconductor chip and the wire, and the half-etched portion of the lead frame is exposed outward to be bent and extended along the top, side, and bottom to form pads on the top and lands on the bottom. And at least two stacked semiconductor package units having encapsulation, wherein the lands of the lead frames exposed at the bottom of the encapsulation of one semiconductor package unit are formed on the upper surface of the other semiconductor package unit. Provided is a stacked semiconductor package constructed by being contacted and fixed to a pad.
이하, 본 발명을 첨부된 도면에 도시된 일 실시예를 참고로 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 3에 도시된 것은 본 발명에 따른 적층형 반도체 팩키지의 유니트에 대한 개략적인 단면도이다.3 is a schematic cross-sectional view of a unit of a stacked semiconductor package according to the present invention.
도면을 참조하면, 적층형 반도체 팩키지 유니트는 반도체 칩(32)과, 상기 반도체 칩(32)의 저면에 일 단부가 부착된 리이드 프레임(31)과, 상기 리이드 프레임(31)과 상기 반도체 칩(32)의 전극을 상호 연결하는 본딩 와이어(34)와, 상기 반도체 칩, 리이드 프레임 및, 본딩 와이어를 감싸고 있는 엔캡슐레이션(33)을 구비한다. 상기 리이드 프레임(31)의 리이드의 일 단부는 절연층(35)을 통해서 상기 반도체 칩(32)의 저면에 부착되어 있다.Referring to the drawings, the stacked semiconductor package unit includes a semiconductor chip 32, a lead frame 31 having one end attached to a bottom surface of the semiconductor chip 32, the lead frame 31, and the semiconductor chip 32. Bonding wires 34 for interconnecting the electrodes of the < RTI ID = 0.0 >) < / RTI > and the encapsulation 33 surrounding the semiconductor chip, lead frame, and bonding wire. One end of the lead of the lead frame 31 is attached to the bottom surface of the semiconductor chip 32 through the insulating layer 35.
본 발명의 특징에 따르면, 상기 리이드 프레임(31)은 반도체 팩키지 유니트의 저면에 노출되는 랜드(38)를 제외한 부분이 하프 에칭에 의해서 형성된다. 리이드 프레임(31)은 하프 에칭에 의해서 얇아지게 되며, 그에 의해서 절곡이 용이하게 될뿐만 아니라, 완성된 반도체 팩키지 유니트에서 전체적인 크기를 감소시키는데 기여한다. 이때 하프 에칭에 의해 얇아지지 아니한 랜드(38) 부분은 엔캡슐레이션(33)의 저면에 노출된다.According to a feature of the present invention, the lead frame 31 is formed by half etching except for the land 38 exposed on the bottom surface of the semiconductor package unit. The lead frame 31 is thinned by half etching, which not only facilitates bending, but also contributes to reducing the overall size in the completed semiconductor package unit. At this time, the portion of the land 38 not thinned by half etching is exposed on the bottom surface of the encapsulation 33.
도 4에 도시된 것은 도 3의 반도체 팩키지 유니트를 3개의 층으로 적층시킨 단면도를 도시한다. 도면을 참조하면, 세개의 반도체 팩키지 유니트(41,42,43)가 서로 적층되어 있는 것을 알 수 있다. 이때, 하나의 유니트의 랜드는 다른 유니트의 패드에 접촉하도록 배치됨으로써 상하의 반도체 팩키지 유니트가 서로 전기적으로 연결된다.4 shows a cross-sectional view of the semiconductor package unit of FIG. 3 laminated in three layers. Referring to the drawings, it can be seen that the three semiconductor package units 41, 42, 43 are stacked on each other. At this time, the land of one unit is arranged to contact the pad of the other unit, the upper and lower semiconductor package units are electrically connected to each other.
도 5a 내지 도 5e에 도시된 것은 본 발명에 따른 적층형 반도체 팩키지를 제조하는 방법을 개략적으로 나타낸 것이며, 도 6에 도시된 것은 그러한 제조 방법에 대한 순서도이다.5A to 5E schematically illustrate a method of manufacturing a stacked semiconductor package according to the present invention, and FIG. 6 is a flow chart for such a manufacturing method.
도 5a를 참조하면, 소정 두께의 리이드 프레임 소재는 랜드(38)에 대응하는부위를 제외하고 전체의 두께가 하프 에칭에 의해서 얇아진 것을 나타낸다. 이것은 도 6에서 하프 에칭 단계(61)에 해당한다.Referring to FIG. 5A, the thickness of the lead frame material having a predetermined thickness indicates that the entire thickness of the lead frame material is thinned by half etching except for a portion corresponding to the land 38. This corresponds to half etching step 61 in FIG. 6.
도 5b를 참조하면, 하프 에칭에 의해 소정의 단면 형상을 가지게 된 리이드 프레임의 표면에 도금을 수행하는 것을 나타낸다. 도금은 예를 들면 니켈이나 팔라듐과 같은 재료를 이용하여 통상적인 PPF 도금등을 수행할 수 있다. 이러한 도금 과정은 도 6의 도금 단계(62)에 해당한다.Referring to FIG. 5B, plating is performed on the surface of the lead frame having a predetermined cross-sectional shape by half etching. Plating can be carried out using conventional PPF plating or the like using a material such as nickel or palladium, for example. This plating process corresponds to the plating step 62 of FIG.
도 5c를 참조하면, 도금된 리이드 프레임을 업셋(upset)하여 절연 테이프(35)를 부착시킨 것이 도시되어 있다. 리이드 프레임의 업셋은 금형을 이용하여 수행될 수 있으며, 이러한 업셋 과정을 통해서 본딩 와이어가 본딩되는 부분(51)이 형성되고, 또한 랜드(38)가 엔캡슐레이션의 저면으로 노출될 수 있는 소정의 절곡 형상을 가지게 된다. 이러한 과정은 도 6의 업셋 & 절연 테이프 부착 과정에 해당한다.Referring to FIG. 5C, the plated lead frame is upset to attach the insulating tape 35. The upset of the lead frame may be performed using a mold, and through this upset process, a portion 51 to which the bonding wire is bonded is formed, and the land 38 may be exposed to the bottom of the encapsulation. It has a bent shape. This process corresponds to the upset & insulation tape attach process of FIG.
도 5d를 참조하면, 절연층(35)상에는 반도체 칩(32)이 부착되어 있고, 상기 반도체 칩(32)의 전극과 리이드가 본딩 와이어(34)에 의해 연결되는 본딩 와이어 작업이 수행된 상태를 나타낸다. 절연층(35)은 예를 들면 비전도성 폴리머를 코팅함으로써 이루어진다. 또한 엔캡슐레이션(33)이 상기 반도체 칩(32), 리이드 프레임(31) 및, 본딩 와이어(34)를 감싸고 있다. 이때 리이드 프레임(3)은 아직 절곡되지 않은 상태이다. 이러한 과정은 도 6의 와이어 본딩 & 몰딩 단계(64)에 해당한다.Referring to FIG. 5D, the semiconductor chip 32 is attached on the insulating layer 35, and the bonding wire operation in which the electrode and the lead of the semiconductor chip 32 are connected by the bonding wire 34 is performed. Indicates. The insulating layer 35 is made by, for example, coating a nonconductive polymer. In addition, an encapsulation 33 surrounds the semiconductor chip 32, the lead frame 31, and the bonding wire 34. At this time, the lead frame 3 is not bent yet. This process corresponds to the wire bonding & molding step 64 of FIG.
도 5e를 참조하면, 엔캡슐레이션(33)의 외부로 노출된 리이드는 엔캡슐레이션(33)의 측면과 상면을 따라 연장하도록 성형되는 포밍(forming) 작업을 거치게 된다. 이러한 포밍 작업을 통해서 엔캡슐레이션(33)의 상면에는 패드(36)가 형성된다. 또한 도면에 도시되지 않았으나, 포밍 작업 이전에 리이드 프레임의 불필요한 부분을 제거하는 트리밍(trimming) 작업이 선행된다. 이러한 과정은 도 6의 트리밍 & 포밍 단계(65)에 해당하며, 이러한 과정을 끝으로 적층형 반도체 팩키지의 유니트가 완성된다. 이후에, 도 6의 적층 단계(66)를 통해서 적층형 반도체 팩키지가 이루어지게 된다.Referring to FIG. 5E, the lead exposed to the outside of the encapsulation 33 is subjected to a forming operation that is formed to extend along the side and the top surface of the encapsulation 33. Through this forming operation, the pad 36 is formed on the upper surface of the encapsulation 33. In addition, although not shown in the drawings, a trimming operation for removing an unnecessary portion of the lead frame is performed before the forming operation. This process corresponds to the trimming and forming step 65 of FIG. 6, and finally, the unit of the stacked semiconductor package is completed. Thereafter, the stacked semiconductor package is formed through the stacking step 66 of FIG. 6.
도 7에 도시된 것은 본 발명에 따른 적층형 반도체 팩키지 유니트의 제 2 실시예에 대한 개략적인 단면도이다.7 is a schematic cross-sectional view of a second embodiment of a stacked semiconductor package unit according to the present invention.
도면을 참조하면, 적층형 반도체 팩키지 유니트는 반도체 칩(72)과, 상기 반도체 칩(72)의 상면에 일 단부가 부착된 리이드 프레임(71)과, 상기 리이드 프레임(71)과 상기 반도체 칩(72)의 전극을 상호 연결하는 본딩 와이어(74)와, 상기 반도체 칩, 리이드 프레임 및, 본딩 와이어를 감싸고 있는 엔캡슐레이션(73)을 구비한다. 상기 리이드 프레임(71)의 리이드의 일 단부는 절연 테이프(75)를 통해서 상기 반도체 칩(72)의 상면에 부착되어 있다.Referring to the drawings, the stacked semiconductor package unit includes a semiconductor chip 72, a lead frame 71 having one end attached to an upper surface of the semiconductor chip 72, the lead frame 71 and the semiconductor chip 72. Bonding wires 74 for interconnecting the electrodes of the < RTI ID = 0.0 >) < / RTI > and the encapsulation 73 surrounding the semiconductor chip, lead frame, and bonding wire. One end of the lead of the lead frame 71 is attached to an upper surface of the semiconductor chip 72 through an insulating tape 75.
본 발명의 특징에 따르면, 상기 리이드 프레임(71)은 와이어 본딩 부분이 이루어지는 부분이 하프 에칭에 의해서 형성된다. 리이드 프레임(71)은 하프 에칭에 의해서 와이어 본딩 부분이 다른 부분보다 얇아지게 되며, 그로 인해서 와이어 본딩이 이루어지는 리이드 부분의 상층부에는 엔캡슐레이션(73)의 두께가 상대적으로 두꺼워질 수 있다. 즉, 와이어 본딩에 대응하는 부분의 리이드 프레임을 하프 에칭함으로써, 그 위에 형성되는 엔캡슐레이션(73)은 다른 부분에 비해서 더 두껍게 형성될 수 있으며, 그로 인해서 본딩 와이어(74)에 대한 보호가 보다 완전하게 이루어질 수 있는 것이다. 하프 에칭되지 아니한 리이드 프레임(71)의 다른 부분은 팩키지 유니트의 상면으로부터 엔캡슐레이션(73)의 외부로 노출되어 측면을 따라서 저면을 향해 연장된다. 팩키지 유니트의 상면에 연장된 리이드 프레임(71)의 상부는 패드(76)를 형성하고, 그 저면에 연장된 리이드 프레임(71)의 단부는 랜드(78)를 형성한다.According to a feature of the present invention, the lead frame 71 is formed by half etching a portion where the wire bonding portion is formed. The lead frame 71 may be thinner than other portions of the wire bonding portion by half etching, and thus, the thickness of the encapsulation 73 may be relatively thick on the upper portion of the lead portion where the wire bonding is formed. That is, by half-etching the lead frame of the portion corresponding to the wire bonding, the encapsulation 73 formed thereon can be formed thicker than the other portions, thereby providing more protection for the bonding wire 74. It can be done completely. The other part of the lead frame 71 which is not half etched is exposed to the outside of the encapsulation 73 from the top surface of the package unit and extends toward the bottom along the side. An upper portion of the lead frame 71 extending on the upper surface of the package unit forms a pad 76, and an end portion of the lead frame 71 extending on the lower surface forms a land 78.
본 발명의 제 2 실시예는 반도체 칩(72)의 상면에 리이드 프레임(71)이 부착되는 경우에, 와이어 본딩이 이루어지는 리이드 프레임(71)의 두께를 얇게 하프 에칭함으로써 본딩 와이어(74)를 보호하는 엔캡슐레이션(73)의 형성 부위를 확보하면서도 전체적인 팩키지의 두께는 얇게 가져갈 수 있는 것이다.According to the second embodiment of the present invention, when the lead frame 71 is attached to the upper surface of the semiconductor chip 72, the bonding wire 74 is protected by thinly half etching the thickness of the lead frame 71 where the wire bonding is performed. While ensuring the formation portion of the encapsulation (73) is that the overall thickness of the package can be taken thin.
도 8에 도시된 것은 반도체 팩키지 유니트(81,82,83)들이 상호 적층된 상태를 도시한다. 각 반도체 팩키지 유니트는 하나의 유니트의 패드가 다른 유니트의 랜드상에 접촉됨으로써 서로 전기적으로 연결될 수 있다.8 illustrates a state in which the semiconductor package units 81, 82, 83 are stacked on each other. Each semiconductor package unit may be electrically connected to each other by contacting pads of one unit on lands of another unit.
본 발명에 따른 적층형 반도체 팩키지 유니트는 리이드 프레임의 두께를 하프 에칭에 의해 부분적으로 감소시킴으로써 전체적인 반도체 팩키지 유니트의 두께를 감소시킬 수 있다. 이와 같은 반도체 팩키지 유니트를 적용함으로써 경박 단소한 적층형 반도체 팩키지의 구현이 가능하다.The stacked semiconductor package unit according to the present invention can reduce the overall thickness of the semiconductor package unit by partially reducing the thickness of the lead frame by half etching. By applying such a semiconductor package unit, it is possible to implement a light and simple stack type semiconductor package.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 알 수 있을 것이다. 따라서 본 발명의 진정한 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the accompanying drawings, this is merely exemplary, and those skilled in the art will appreciate that various modifications and equivalent other embodiments are possible therefrom. Could be. Therefore, the true scope of the invention should be defined only by the appended claims.
Claims (4)
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