KR20020021476A - Chip scale semiconductor package and manufacturing method therefor - Google Patents
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Abstract
Description
본 발명은 칩 스케일 반도체 팩키지 및, 그것의 제조 방법에 관한 것으로서, 보다 상세하게는 반도체 칩을 다이패드의 저면에 부착시킨 칩 스케일 반도체 팩키지 및, 그것의 제조 방법이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip scale semiconductor package and a manufacturing method thereof, and more particularly, to a chip scale semiconductor package in which a semiconductor chip is attached to a bottom surface of a die pad, and a manufacturing method thereof.
반도체 팩키지의 기술 발전 추세를 살펴보면, 반도체 팩키지의 경박 단소화를 위해서 초소형 칩 스케일 구조를 지향하고 있다. 리드 프레임을 활용한 칩 스케일 반도체 팩키지의 예를 들면, 팩키지의 외부로 연장되는 아우터 리이드 대신에 팩키지의 엔캡슐레이션 저부에 배치된 범프 또는 랜드가 외부 단자의 역할을 한다. 대표적인 리드 프레임 유형의 칩 스케일 반도체 팩키지 제품으로는 마이크로 리이드 프레임(MLF), 저부 리이드 플라스틱 팩키지(BLP), 범프 칩 캐리어(BCC)등이 있으며, 이들 제품 모두는 하부의 리드 단자를 통해서 외부의 회로와 연결된다.Looking at the trend of technological development of semiconductor packages, we are aiming for ultra-compact chip scale structure in order to reduce the light and small size of semiconductor packages. For example, in a chip scale semiconductor package utilizing a lead frame, bumps or lands disposed at the bottom of the encapsulation of the package serve as external terminals instead of an outer lead extending out of the package. Typical lead frame type chip scale semiconductor packages include micro lead frames (MLFs), bottom lead plastic packages (BLPs), and bump chip carriers (BCCs), all of which are external circuits through the lower lead terminals. Connected with
도 1 에는 리이드 프레임을 이용한 통상적인 칩 스케일 반도체 팩키지가 도시되어 있다.1 shows a typical chip scale semiconductor package using a lead frame.
도면을 참조하면, 다이 패드(11)의 상부 표면에 반도체 칩(14) 이 부착되고, 하프 에칭된 리이드(12)는 엔캡슐레이션(17)의 저부에 노출되어 있다. 노출된 리이드(12)의 저면은 외부 회로와 접속되는 랜드(13)를 형성한다. 본딩 와이어(15)는 반도체 칩(14)의 전극과 리이드(12)를 상호 전기적으로 연결하고 있다. 한편 그라운드 본딩 와이어(16)는 도시되지 아니한 그라운드 단자에 연결됨으로써 반도체 칩에 전기적인 접지를 제공한다.Referring to the drawings, the semiconductor chip 14 is attached to the top surface of the die pad 11, and the half etched lead 12 is exposed at the bottom of the encapsulation 17. The bottom of the exposed lead 12 forms a land 13 that is connected to an external circuit. The bonding wire 15 electrically connects the electrode of the semiconductor chip 14 and the lead 12 with each other. Meanwhile, the ground bonding wire 16 is connected to a ground terminal (not shown) to provide electrical ground to the semiconductor chip.
도 1 에 도시된 바와 같은 구조를 가지는 반도체 팩키지는 반도체 칩(14)을 탑재한 다이패드(11)가 팩키지의 저부에 근접하거나 저부에 노출되므로 인쇄 회로기판에 실장하면 장시간 사용시 기판과의 열팽창 계수의 차이로 인하여 단자부에 균열(crack)이 발생할 가능성이 있기 때문에, 다이패드(11)와 인쇄 회로 기판 사이에 계면 박리(delamination) 현상이 발생하는 문제점이 있다. 또한 반도체 칩에서 발생하는 열은 기판상에 설치된 열적 경로를 통해서 전달되는데, 이러한 열적 경로(thermal path)는 별도로 인쇄 회로 기판상에 설치해 주어야 하기 때문에, 인쇄 회로 기판의 회로 설계가 복잡해지고 이로 인해 인쇄 회로 기판의 제조 단가가 높아지는 단점이 있다.The semiconductor package having the structure as shown in FIG. 1 has a thermal expansion coefficient with the substrate when used on a printed circuit board for a long time since the die pad 11 having the semiconductor chip 14 is exposed to or near the bottom of the package. Since there is a possibility that cracks may occur in the terminal part due to the difference between the two parts, an interface delamination phenomenon occurs between the die pad 11 and the printed circuit board. In addition, the heat generated from the semiconductor chip is transferred through a thermal path installed on the substrate. Since the thermal path must be installed separately on the printed circuit board, the circuit design of the printed circuit board is complicated, and thus printing is performed. There is a disadvantage that the manufacturing cost of the circuit board increases.
더욱이 다이패드가 하부(저부)로 노출되는 구조의 경우, 수지 몰딩과 다이 패드 및, 다이와의 접착력이 저하되어 패캐지 구조가 취약하게 되어 신뢰성이 저하되는 문제가 발생할 수 있다.Furthermore, in the case of the structure in which the die pad is exposed to the bottom (bottom), the resin molding, the die pad, and the adhesive force with the die are lowered, so that the package structure is weak, and thus the reliability may be lowered.
종래의 경우, 반도체 몰딩 공정에서 수지가 리드 또는 다이패드의 기능 부위까지 덮히는 플래쉬 현상이 발생하여 별도의 플래쉬 제거 공정을 거쳐야 하거나, 몰딩전에 리드 또는 다이 패드 하부에 플래쉬 방지용 내열성 테이프를 미리 접착시켜서 몰딩시에 수지가 해당 부위를 파고 들지 않도록 해야하는 추가 공정의 문제점이 있었다.In the conventional case, a flash phenomenon occurs in which a resin is covered to a functional area of a lead or a die pad in a semiconductor molding process, and a separate flash removal process is required, or a heat resistant tape for preventing a flash is adhered to the lower part of the lead or die pad before molding. There was a problem with the additional process that the resin should not dig into the site during molding.
본 발명은 위와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 개선된 칩 스케일 반도체 팩키지를 제공하는 것이다.The present invention has been made to solve the above problems, the object of the present invention is to provide an improved chip scale semiconductor package.
본 발명의 다른 목적은 개선된 칩 스케일 반도체 팩키지의 제조 방법을 제공하는 것이다.Another object of the present invention is to provide an improved method for manufacturing a chip scale semiconductor package.
도 1은 통상적인 칩 스케일 반도체 팩키지의 개략적인 단면도.1 is a schematic cross-sectional view of a conventional chip scale semiconductor package.
도 2는 본 발명에 따른 칩 스케일 반도체 팩키지의 개략적인 단면도.2 is a schematic cross-sectional view of a chip scale semiconductor package according to the present invention.
도 3a 내지 도 3e 는 본 발명에 따른 칩 스케일 반도체 팩키지의 제조 방법을 나타내는 설명도.3A to 3E are explanatory diagrams showing a method for manufacturing a chip scale semiconductor package according to the present invention.
도 4는 본 발명의 팩키지에 사용되는 리이드에 대한 평면도.4 is a plan view of a lead used in the package of the present invention.
도 5 는 본 발명에 따른 반도체 팩키지의 저면도.5 is a bottom view of a semiconductor package according to the present invention.
< 도면의 주요 부호에 대한 간단한 설명 ><Brief Description of Major Codes in Drawings>
11. 21. 다이패드 12.22. 하프 에칭 리이드11.21.Diepad 12.22. Half etched lead
13.23. 랜드 14.24. 반도체 칩13.23. Rand 14.24. Semiconductor chip
15.25. 본딩 와이어 16.26. 그라운드 본딩 와이어15.25. Bonding Wires 16.26. Ground bonding wire
17.27. 엔캡슐레이션 42. 그라운드 단자17.27. Encapsulation 42. Ground Terminal
45. 리이드 타이바 46. 리이드 타이바45. Lead tie bar 46. Lead tie bar
상기 목적을 달성하기 위하여, 본 발명에 따르면, 반도체 칩; 상기 반도체 칩이 저부 표면에 부착되는 다이 패드; 상기 다이 패드와 상이한 높이에 형성되며 하프 에칭을 통해서 랜드가 형성된 다수의 리이드; 상기 리이드의 랜드가 저면으로 노출되도록 상기 다이 패드, 상기 반도체 칩 및, 상기 본딩 와이어를 감싸는 엔캡슐레이션;을 구비하는 칩 스케일 반도체 팩키지가 제공된다.In order to achieve the above object, according to the present invention, a semiconductor chip; A die pad to which the semiconductor chip is attached to a bottom surface; A plurality of leads formed at different heights from the die pad and having lands formed through half etching; And encapsulation surrounding the die pad, the semiconductor chip, and the bonding wire so that the land of the lead is exposed to the bottom surface.
본 발명의 일 특징에 따르면, 상기 리이드와 동일한 높이에서 상기 엔캡슐레이션의 저면에서 노출되도록 형성된 그라운드 단자; 상기 그라운드 단자와 상기 다이 패드를 연결하는 그라운드 타이바; 및, 상기 반도체 칩의 그라운드 전극과 상기 다이 패드를 연결하는 그라운드 본딩 와이어;를 더 구비한다.According to one aspect of the invention, the ground terminal formed to be exposed on the bottom surface of the encapsulation at the same height as the lead; A ground tie bar connecting the ground terminal and the die pad; And a ground bonding wire connecting the ground electrode of the semiconductor chip to the die pad.
본 발명의 다른 특징에 따르면, 상기 다이 패드는 상기 엔캡슐레이션의 상부 표면에 노출되며, 히트 싱크가 그에 부착된다.According to another feature of the invention, the die pad is exposed to the top surface of the encapsulation, and a heat sink is attached thereto.
본 발명의 다른 특징에 따르면, 다이 패드와 리이드를 가지는 소정 형상의 리이드 프레임을 형성함과 동시에, 하프 에칭을 통해서 상기 리이드에 랜드를 형성하는 단계; 상기 리이드 프레임을 도금하는 단계; 상기 리이드 프레임의 다이 패드를 업셋시키는 단계; 상기 다이 패드의 저면에 반도체 칩을 부착시키고, 상기 리이드와 상기 반도체 칩의 전극을 본딩 와이어로 와이어 본딩시키는 단계 및, 상기 랜드가 저면에 노출되도록 상기 반도체 칩, 상기 리이드 및, 상기 본딩 와이어를 수지로 몰딩하여 엔캡슐레이션을 형성하는 단계;를 구비한다.According to another feature of the present invention, forming a lead frame having a predetermined shape having a die pad and a lead, and forming a land on the lead through half etching; Plating the lead frame; Upset a die pad of the lead frame; Attaching a semiconductor chip to a bottom surface of the die pad, wire bonding the lead and an electrode of the semiconductor chip with a bonding wire, and bonding the semiconductor chip, the lead, and the bonding wire to expose the land on the bottom surface Molding to form an encapsulation.
본 발명의 다른 특징에 따르면, 상기 리이드 프레임 제조 단계에서 그라운드단자 및, 상기 다이 패드와 상기 그라운드 단자를 연결하는 타이 바를 더 형성하고, 상기 와이어 본딩 단계에서 상기 반도체 칩의 그라운드 전극과 상기 다이 패드를 그라운드 와이어로 본딩하며, 상기 엔캡슐레이션 형성 단계에서 상기 그라운드 단자를 엔캡슐레이션의 저면에 노출시킨다.According to another feature of the invention, in the lead frame manufacturing step further comprises a ground terminal and a tie bar connecting the die pad and the ground terminal, and in the wire bonding step the ground electrode and the die pad of the semiconductor chip Bonding with a ground wire, exposing the ground terminal to the bottom of the encapsulation in the encapsulation forming step.
이하 본 발명을 첨부된 도면에 도시된 일 실시예를 참고로 보다 상세히 설명하기로 한다.Hereinafter, the present invention will be described in more detail with reference to an embodiment shown in the accompanying drawings.
도 2 에 도시된 것은 본 발명에 따른 칩 스케일 반도체 팩키지의 개략적인 단면도이다.2 is a schematic cross-sectional view of a chip scale semiconductor package according to the present invention.
도면을 참조하면, 반도체 칩(24)은 다이패드(21)의 저면에 부착되어 있다. 하프 에칭된 리이드(22)의 저면은 엔캡슐레이션(27)의 저면에 노출됨으로써 외부 회로와 연결될 수 있는 랜드(23)를 형성한다. 본딩 와이어(25)는 반도체 칩(24)의 전극과 리이드(22)를 상호 전기적으로 연결한다. 한편, 그라운드 본딩 와이어(26)는 반도체 칩(24)의 그라운드 전극과 다이 패드(21)를 연결한다. 이후에 보다 상세하게 설명될 바로서, 다이패드(21)는 도시되지 아니한 그라운드 타이바를 통해서 그라운드 단자와 연결되어 있다. 그라운드 단자는 외부 회로에 접지된다. 즉, 본 발명에서는 반도체 칩(24)의 접지가 그라운드 본딩 와이어(26), 다이패드(21), 그라운드 타이바 및, 그라운드 단자를 통해서 이루어진다.Referring to the drawings, the semiconductor chip 24 is attached to the bottom surface of the die pad 21. The bottom of the half etched lead 22 is exposed to the bottom of the encapsulation 27 to form a land 23 that can be connected to an external circuit. The bonding wire 25 electrically connects the electrode of the semiconductor chip 24 with the leads 22. Meanwhile, the ground bonding wire 26 connects the ground electrode of the semiconductor chip 24 and the die pad 21. As will be described in more detail later, the die pad 21 is connected to the ground terminal through a ground tie bar (not shown). The ground terminal is grounded to an external circuit. That is, in the present invention, the ground of the semiconductor chip 24 is made through the ground bonding wire 26, the die pad 21, the ground tie bar, and the ground terminal.
도 3a 내지 도 3b 에 도시된 것은 본 발명에 따른 칩 스케일 팩키지의 제조 방법을 개략적으로 도시하는 것이다.3A-3B schematically illustrate a method of manufacturing a chip scale package according to the present invention.
도 3a 를 참조하면, 리이드 프레임의 소재를 하프 에칭함으로써 소정의 단면형상을 제작한다. 하프 에칭을 통해서 리이드(22)에는 저면으로 볼록한 랜드(23)가 형성된다. 랜드(23)는 위에서 설명한 바와 같이 팩키지의 엔캡슐레이션(27)의 저면으로 노출되는 부분이다. 또한 다이 패드(21)에도 가장자리를 따라서 하프 에칭이 이루어진다. 이는 수지와 리드 프레임 사이의 밀착력을 개선하기 위하여 실시하는 것이다.Referring to Fig. 3A, a predetermined cross-sectional shape is produced by half etching the material of the lead frame. Through the half etching, the leads 22 are formed with lands 23 which are convex at the bottom. Land 23 is a portion exposed to the bottom of the encapsulation 27 of the package as described above. The die pad 21 is also half etched along the edge. This is carried out to improve the adhesion between the resin and the lead frame.
한편, 도 4 에는 리이드 프레임의 평면도가 도시되어 있다. 도면을 참조하면, 하프 에칭이 이루어진 상태에서 다이패드(21)와 리이드(22)는 리이드 타이바(45)를 통해서 연결되어 있으며, 그라운드 단자(42)들은 그라운드 타이바(46)를 통해서 연결되어 있으며, 리드 타이바가 그라운드 리드 역할을 하게 되며, 하부에 노출된 그라운드 단자와 연결된다.4 is a plan view of the lead frame. Referring to the drawings, the die pad 21 and the lead 22 are connected through the lead tie bar 45 in the half etching state, and the ground terminals 42 are connected through the ground tie bar 46. The lead tie bar serves as a ground lead, and is connected to the ground terminal exposed below.
다시 도 3b 를 참조하면, 다이패드(21)와 리이드(22)의 표면에 도금층(31,34)이 각각 형성되는 것이 도시되어 있다. 도금은 니켈이나 팔라듐을 도금함으로써 이루어진다.Referring again to FIG. 3B, the plating layers 31 and 34 are formed on the surfaces of the die pad 21 and the lead 22, respectively. Plating is accomplished by plating nickel or palladium.
도 3c 를 참조하면, 다이패드(21)가 업셋(up-set)된 것이 도시되어 있다. 즉, 금형을 이용하여 도 4 에 도시된 바와 같은 리이드 프레임의 다이패드(21)와 타이바(45,46)의 경계 및, 타이바(45,46)와 리이드(22) 및 그라운드 단자(42)의 경계를 절곡시키게 된다. 이러한 업셋 과정을 통해서 다이 패드(21)는 리이드(22)의 평면으로부터 상방향으로 이격된다. (도 4 에 도시된 것과 같은 타이바(45,46)는 도 3a 내지 도 3e 에서 도시의 편의상 생략되어 있다.)Referring to FIG. 3C, the die pad 21 is shown up-set. That is, by using a mold, the boundary between the die pad 21 and the tie bars 45 and 46 of the lead frame as shown in FIG. 4, and the tie bars 45 and 46, the lead 22, and the ground terminal 42. Will bend the boundary. Through this upset process, the die pad 21 is spaced upwardly from the plane of the lead 22. (Tie bars 45 and 46 as shown in FIG. 4 are omitted for convenience of illustration in FIGS. 3A-3E.)
도 3d 를 참조하면, 반도체 칩(24)을 다이패드(21)의 저면에 부착시키고, 상기 반도체 칩(24)의 전극과 리이드(22)를 본딩 와이어로 연결시키는 와이어 본딩 작업이 수행된 것이 도시되어 있다. 한편, 그라운드 와이어는 다이패드(21)에 직접적으로 연결됨으로써, 위에 설명된 바와 같이 타이바를 통해 그라운드 단자(42)에 전기적으로 연결된다.Referring to FIG. 3D, a wire bonding operation for attaching the semiconductor chip 24 to the bottom of the die pad 21 and connecting the electrode and the lead 22 of the semiconductor chip 24 with a bonding wire is shown. It is. On the other hand, the ground wire is directly connected to the die pad 21, thereby being electrically connected to the ground terminal 42 through the tie bar as described above.
도 3e 는 상기 반도체 칩(24), 다이패드(21) 및, 본딩 와이어(25)등을 수지로써 몰딩하여 엔캡슐레이션(27)을 형성한 것을 도시한다. 리이드(22)의 랜드(23)가 엔캡슐레이션(27)의 저면에 노출되도록 몰딩되는 것은 위에 설명된 바와 같으며, 다이패드(21)의 상부 표면도 엔캡슐레이션(27)의 상부에 근접하거나 노출될 수 있다. 도면에 도시되지 않았으나, 다이패드(21)의 상부 표면에 히트 싱크가 부착됨으로써 반도체 칩(24)에서 발생하는 열을 효과적으로 방출시킬 수 있다.3E shows that the encapsulation 27 is formed by molding the semiconductor chip 24, the die pad 21, the bonding wire 25, and the like with a resin. Molding the lands 23 of the leads 22 to be exposed to the bottom of the encapsulation 27 is as described above, and the upper surface of the die pad 21 is also close to the top of the encapsulation 27. Or may be exposed. Although not shown in the drawings, a heat sink may be attached to the upper surface of the die pad 21 to effectively release heat generated from the semiconductor chip 24.
위에 설명된 바와 같이 제작된 반도체 팩키지의 저면을 도시한 도 5 를 참조하면, 다수의 리이드(22)들이 사각형인 팩키지의 저면의 둘레에 배열되어 있고, 그라운드 단자(42)들이 네 모서리에 배치된 것을 알 수 있다. 위에서 설명된 바와 같이 그라우드 단자(42)들은 트리밍 되지 않은 타이바(46)를 통해 다이 패드(21)에 연결됨으로써 소정의 그라운드 작용을 수행할 수 있게 된다.Referring to FIG. 5, which shows the bottom of a semiconductor package fabricated as described above, a plurality of leads 22 are arranged around the bottom of a rectangular package, and the ground terminals 42 are disposed at four corners. It can be seen that. As described above, the ground terminals 42 may be connected to the die pad 21 through the untrimmed tie bar 46 to perform a predetermined ground action.
본 발명에 따른 칩 스케일 반도체 팩키지는 다이패드가 반도체 팩키지의 상부 표면 노출되는 구조로 되어 있어 수지가 상부 다이패드와 하부의 리드 사이에 충진되어, 결과적으로 수지와 리드 프레임간의 물리적인 결합력이 증대되고, 칩의 계면 또는 리드 프레임 계면과 수지 사이에 계면 박리가 발생하지 않기 때문에 패캐지 신뢰성 측면에서 신뢰도가 우수하다는 장점이 있다. 또한 본딩 와이어가 연결하는 길이가 단축되므로 상대적으로 전기적인 성능이 우수하며, 본딩 와이어의 배선을 설정하는데 있어서도 편의성이 증진된다. 더욱이 몰딩 공정시에 절곡에 의해 상방향으로 이격된 다이 패드는 몰드 금형과의 밀착력이 증대되어 결과적으로 하부 리드 또는 다이 패드상에 발생되는 몰드 플래쉬 발생이 적게 되는 장점이 있어 기존 조립 공정을 활용할 수 있다는 장점이 있다.The chip scale semiconductor package according to the present invention has a structure in which the die pad is exposed to the upper surface of the semiconductor package so that the resin is filled between the upper die pad and the lid of the lower portion, thereby increasing the physical bonding force between the resin and the lead frame. In addition, since interface delamination does not occur between the interface of the chip or the lead frame interface and the resin, there is an advantage of excellent reliability in terms of package reliability. In addition, since the length of the bonding wires is shortened, the electrical performance is relatively good, and the convenience in setting the wiring of the bonding wires is enhanced. In addition, the die pad spaced upward by the bending during the molding process has the advantage of increasing the adhesion to the mold die, resulting in less mold flash generated on the lower lead or the die pad, thereby utilizing the existing assembly process. There is an advantage.
본 발명은 첨부된 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예지적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 보호 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the accompanying drawings, this is only illustrative, and it will be understood by those skilled in the art that various modifications and equivalent other embodiments are possible. Could be. Therefore, the true scope of protection of the present invention should be defined only by the appended claims.
Claims (5)
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