KR20020021272A - 반도체소자의 금속배선 형성방법 - Google Patents

반도체소자의 금속배선 형성방법 Download PDF

Info

Publication number
KR20020021272A
KR20020021272A KR1020000054037A KR20000054037A KR20020021272A KR 20020021272 A KR20020021272 A KR 20020021272A KR 1020000054037 A KR1020000054037 A KR 1020000054037A KR 20000054037 A KR20000054037 A KR 20000054037A KR 20020021272 A KR20020021272 A KR 20020021272A
Authority
KR
South Korea
Prior art keywords
tungsten
contact hole
layer
forming
barrier layer
Prior art date
Application number
KR1020000054037A
Other languages
English (en)
Inventor
조성윤
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1020000054037A priority Critical patent/KR20020021272A/ko
Publication of KR20020021272A publication Critical patent/KR20020021272A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은, 반도체소자의 금속배선 형성방법에 관한 것으로서, 특히, 반도체기판 상에 층간절연막을 적층한 후, 마스킹식각을 콘택을 형성한 후 박막의 장벽층을 적층하고, 콘택의 내부에 텅스텐을 매립하여 에치빽 공정으로 콘택의 내부에 적정 높이로 텅스텐플러그를 형성한 후, 그 텅스텐플러그 상부층에 감광막을 적층하여서 장벽층 상에 잔류된 텅스텐 잔류물질을 용이하게 제거하도록 하는 매우 유용하고 효과적인 발명에 관한 것이다.

Description

반도체소자의 금속배선 형성방법 { Method For Forming The Metal line Of Semi-conductor Device }
본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 특히, 반도체기판 상에 층간절연막을 적층한 후, 마스킹식각을 콘택을 형성한 후 박막의 장벽층을적층하고, 콘택의 내부에 텅스텐을 매립하여 에치빽 공정으로 콘택의 내부에 적정 높이로 텅스텐플러그를 형성한 후, 그 텅스텐플러그 상부층에 감광막을 적층하여서 장벽층상에 잔류된 텅스텐잔류물질을 용이하게 제거하여 브릿지를 방지하도록 하는 반도체소자의 금속배선 형성방법에 관한 것이다.
일반적으로, 반도체 칩(chip)의 집적도가 높아질수록 금속 배선의 선폭(linewidth) 이나 간격(space)은 작아지는 반면 금속 배선의 높이는 커진다.
현재의 메탈라인 형성 공정에서는 DLM(Double Layer Metal)을 적용하고 있다. 이 때, 2개의 메탈라인을 모두 텅스텐을 주로 사용하는 데, 이 상,하부의 메탈라인을 서로 연결하기 위하여서 상,하부를 분리하는 층간절연막을 적층한 후 마스킹 식각으로 콘택홀을 형성히도록 한다.
그리고, 이 콘택홀의 내부에 도전물질(텅스텐등)을 매립하여 평탄화하여 콘택홀 내부에 수직을 형성되는 콘택플러그를 형성하도록 한다.
한편, 이 콘택플러그를 형성하기 전에 콘택홀의 내벽면에 박막의 장벽층(Barrier Metal)(Ti/TiN)을 적층하게되는 데, 이 장벽층을 증착할 때, 콘택홀의 바닥면에 드러난 하부금속층(Al)이 공기중에 노출되면서 산화작용에 의하여 산화알루미늄(Al2O3)이 표면에 형성되는 데, 이를 제거하지 않고, 장벽층의 적층을 진행하게 되면, 콘택저항이 증가하여 반도체소자의 전기적인 특성을 저하시키는 문제점을 야기한다.
이를 감안하여 콘택홀의 바닥면에 형성된 산화알루미늄을 제거하고자 RF로 살짝 식각을 실시한 후 연속하여 장벽층을 증착하게 된다.
그러나, RF식각시에 표면에 거칠어져서 이후 장벽층 증착시에 표면 굴곡을 따라서 증착이 되고 그 위에 텅스텐이 증착 될 때, 증착비율(Deposition Rate)이 시간에 비례하지 않고, 파라볼릭(Parabolic)하게 상승할 뿐만아니라 굴곡이 있는 상측 부분에서 텅스텐이 과도하게 성장하여 이후 텅스텐 에치빽(Etch Back) 공정시에 적정타겟으로 식각하면 잔류물질이 남게 되고, 에치빽 타겟을 높여서 식각을 하면 잔류물질의 제거는 되지만 콘택홀 내부의 텅스텐플러그의 손실이 심하게 발생하여 이후 상부 배선용 메탈층을 매립할 때, 매립이 제대로 이루어지지 않는 문제점을 지닌다.
또한, 상기한 RF식각을 실시하지 않고 습식식각으로 콘택홀의 바닥면에 형성된 산화알루미늄층을 제거하고자 하는 경우에는 콘택홀의 바닥면에 노출된 하부 배선층(Al)이 녹아 버리므로 적용이 힘들고, 이후에 상부 메탈층 식각시에 잔류물질의 제거 문제도 식각가스(Etch Gas)가 달라지므로 제거에 어려운 문제점을 지닌다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 특히, 반도체기판 상에 층간절연막을 적층한 후, 마스킹식각을 콘택을 형성한 후, 박막의 장벽층을 적층하고, 콘택의 내부에 텅스텐을 매립하여 에치빽 공정으로 콘택의 내부에 적정 높이로 텅스텐플러그를 형성한 후, 그 텅스텐플러그 상부층에 감광막을 적층하여서 장벽층상에 잔류된 텅스텐 잔류물질을 용이하게 제거하므로 브릿지를 방지하여 소자의 수율을 향상하는 것이 목적이다.
도 1 내지 도 6은 본 발명의 일실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
10 : 반도체기판 20 : 층간절연막
25 : 콘택홀 30 : 장벽층
35 : 텅스텐층 40 : 텅스텐플러그
45 : 텅스텐잔류물질 50 : 감광막
이러한 목적은, 소정의 반도체기판 상에 층간절연막을 적층한 후에 마스킹식각으로 하부 메탈라인과 연결되는 콘택홀을 형성하는 단계와; 상기 결과물 상에 박막의 장벽층을 적층한 후, 콘택홀의 내부에 텅스텐층을 매립하는 단계와; 상기 텅스텐층을 에치빽 공정으로 콘택홀의 내부에 텅스텐플러그를 형성하는 단계와; 상기 결과물 상에 콘택홀을 매립하도록 감광막을 적층하는 단계와; 상기 감광막이 콘택홀의 텅스틴플러그 상에 조금 만 남도록 산소식각을 진행하는 단계와; 상기 단계 후에 상기 장벽층에 잔류되어져 있는 텅스텐 잔류물질을 에치빽 식각으로 제거한 후, 잔류된 감광막을 제거하는 단계를 포함하여 반도체소자의 금속배선 형성방법을 제공함으로써 달성된다.
그리고, 상기 감광막을 적층 한 후, 베이킹(Baking) 공정을 실시하여 감광막을 경화시키는 것이 바람직 하다.
또한, 상기 장벽층 상에 잔류된 텅스텐 잔류물질을 제거할 때, SF6가스를 베이스로 하여서 진행하는 것이 바람직 하다.
그리고, 상기 텅스텐 잔류불질을 제거할 때, 상기 펄스 모듈레이션(Pulse Modulation)을 이용하여 화학적 특성을 높여서 하부층의 손실을 방지하도록 하는 것이 바람직 하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하기로 한다.
도 1 내지 도 6은 본 발명의 일실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도이다.
도 1에 도시된 바와 같이, 소정의 반도체기판(10) 상에 층간절연막(20)을 적층한 후에 마스킹식각으로 하부 메탈라인과 연결되는 콘택홀(25)을 형성하도록 한다.
그리고, 상기 결과물 상에 박막의 장벽층(30)을 적층한 후, 콘택홀(25)의 내부에 텅스텐층(35)을 매립하도록 한다.
도 2에 도시된 바와 같이, 상기 텅스텐층(35)을 SF6가스를 베이스로 하여 에치빽(Etch Back)공정을 진행하여 콘택홀(20)의 내부에 텅스텐플러그(40)를 형성하도록 한다.
그리고, 도 3에 도시된 바와 같이, 상기 결과물 상에 콘택홀(25)을 매립하도록 텅스텐플러그(40) 상에 감광막(50)을 적층하도록 한다.
상기 감광막(50)을 적층 한 후, 베이킹 공정을 실시하여 감광막(50)을 경화시키는 것이 바람직 하다.
도 4에 도시된 바와 같이, 상기 감광막(50)이 콘택홀(25)의 텅스텐플러그 (40) 상에 조금만 남도록 산소(O2) 식각을 진행하도록 한다.
도 5에 도시된 바와 같이, 상기 단계 후에 상기 장벽층(30)에 잔류되어져 있는 텅스텐 잔류물질(45)을 에치빽 식각으로 제거하도록 한다.
이 때, 상기 장벽층(30) 상에 잔류된 텅스텐 잔류물질(45)을 제거할 때, SF6가스를 베이스로 하여서 진행하는 것이 바람직 하고, 상기 텅스텐 잔류불질(45)을제거할 때, 펄스 모듈레이션(Pulse Modulation)을 이용하여 화학적 특성을 높여서 하부층의 손실을 방지하는 것이 바람직 하다.
그리고, 도 6에 도시된 바와 같이, 상기 잔류된 감광막(50)을 식각용액으로 제거하도록 한다.
따라서, 상기한 바와 같이, 본 발명에 따른 반도체소자의 금속배선 형성방법을 이용하게 되면, 반도체기판 상에 층간절연막을 적층한 후, 마스킹식각을 콘택을 형성한 후 박막의 장벽층을 적층하고, 콘택의 내부에 텅스텐을 매립하여 에치빽 공정으로 콘택의 내부에 적정 높이로 텅스텐플러그를 형성한 후, 그 텅스텐플러그 상부층에 감광막을 적층하여서 장벽층 상에 잔류된 텅스텐 잔류물질을 용이하게 제거하므로 브릿지를 방지하고 반도체소자의 수율을 향상하도록 하는 매우 유용하고 효과적인 발명이다.

Claims (4)

  1. 소정의 반도체기판 상에 층간절연막을 적층한 후, 마스킹식각으로 하부 메탈라인과 연결되는 콘택홀을 형성하는 단계와;
    상기 결과물 상에 박막의 장벽층을 적층한 후, 콘택홀의 내부에 텅스텐층을 매립하는 단계와;
    상기 텅스텐층을 에치빽 공정으로 콘택홀의 내부에 텅스텐플러그를 형성하는 단계와;
    상기 결과물 상에 콘택홀을 매립하도록 감광막을 적층하는 단계와;
    상기 감광막이 콘택홀의 텅스텐플러그 상에 조금 만 남도록 산소식각을 진행하는 단계와;
    상기 단계 후에 상기 장벽층에 잔류되어져 있는 텅스텐 잔류물질을 에치빽 식각으로 제거한 후, 잔류된 감광막을 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  2. 제 1 항에 있어서, 상기 감광막을 적층한 후, 베이킹 공정을 실시하여 감광막을 경화시키는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  3. 제 1 항에 있어서, 상기 장벽층 상에 잔류된 텅스텐 잔류물질을 제거할 때, SF6가스를 베이스로 하여서 진행하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  4. 제 1 항에 있어서, 상기 텅스텐 잔류물을 제거할 때, 상기 펄스 모듈레이션을 이용하여 화학적 특성을 높여서 하부층의 손실을 방지하도록 하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
KR1020000054037A 2000-09-14 2000-09-14 반도체소자의 금속배선 형성방법 KR20020021272A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000054037A KR20020021272A (ko) 2000-09-14 2000-09-14 반도체소자의 금속배선 형성방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000054037A KR20020021272A (ko) 2000-09-14 2000-09-14 반도체소자의 금속배선 형성방법

Publications (1)

Publication Number Publication Date
KR20020021272A true KR20020021272A (ko) 2002-03-20

Family

ID=19688647

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000054037A KR20020021272A (ko) 2000-09-14 2000-09-14 반도체소자의 금속배선 형성방법

Country Status (1)

Country Link
KR (1) KR20020021272A (ko)

Similar Documents

Publication Publication Date Title
US5614765A (en) Self aligned via dual damascene
US6177329B1 (en) Integrated circuit structures having gas pockets and method for forming integrated circuit structures having gas pockets
EP1064674B1 (en) A method of manufacturing an electronic device comprising two layers of organic-containing material
EP0523856A2 (en) Method of via formation for multilevel interconnect integrated circuits
WO2007084982A2 (en) Dual-damascene process to fabricate thick wire structure
JPH10189733A (ja) 多孔性誘電体の金属被覆法
JPH11186391A (ja) 半導体装置およびその製造方法
JP4717972B2 (ja) 集積回路の製造方法
US11764109B2 (en) Method of forming a through-substrate via and a semiconductor device comprising a through-substrate via
KR20020021272A (ko) 반도체소자의 금속배선 형성방법
KR100733460B1 (ko) 반도체 소자의 메탈 콘택 형성 방법
KR100812298B1 (ko) 엠아이엠 캐패시터 형성방법
KR100557612B1 (ko) 반도체소자의 금속배선 형성방법
KR20080061168A (ko) 반도체 소자의 금속 배선 형성 방법
KR100352304B1 (ko) 반도체 장치 및 그 제조 방법
KR100591175B1 (ko) 반도체 소자의 금속 배선의 층간 연결 구조의 제조 방법
KR100800823B1 (ko) Ｍｉｍ 커패시터를 갖는 반도체 소자의 배선 제조 방법
KR100278274B1 (ko) 반도체장치의스택콘택형성방법
KR100395907B1 (ko) 반도체소자의 배선 형성방법
JP2000307003A (ja) 半導体装置の製造方法
KR20050069598A (ko) 반도체 소자의 배선 제조 방법
KR100504949B1 (ko) 커패시터의 저장 전극 형성 방법
KR100857989B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100808369B1 (ko) 반도체 소자의 제조방법
KR100383084B1 (ko) 반도체 소자의 플러그 형성 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination