KR20020021202A - semiconductor device having advanced signal line layout - Google Patents

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Abstract

PURPOSE: A semiconductor device including a disposition structure of a signal line having an operation speed is provided to reduce a chip size or resistance value, by making at least two separated signal lines function as one signal line. CONSTITUTION: A signal line is separated into at least two layers, and the separated signal lines are disposed on a semiconductor substrate. The separated signal lines are connected by a plurality of via contacts(45) to function as one signal line. The signal line includes a titanium-based metal component or aluminum-based metal component, formed by a copper or tungsten damascence process.

Description

동작 스피드를 개선한 신호라인 배치구조를 가지는 반도체 장치{semiconductor device having advanced signal line layout}Semiconductor device having a signal line layout structure with improved operation speed

본 발명은 반도체 장치의 신호라인 배치에 관한 것으로, 특히 동작 스피드를 개선한 신호라인 배치구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to signal line arrangement in semiconductor devices, and more particularly, to a signal line arrangement structure with improved operating speed.

컴퓨터, 통신 및 산업부문에 이용되는 전자적 시스템이 대용량화 및 고도화됨에 따라 보다 저장능력이 크면서 고속동작기능을 갖는 메모리 등과 같은 반도체 장치가 필요하게 된다. 따라서, 그러한 시스템에 사용되는 반도체 장치는 보다 높은 집적율 및 스케일 다운을 위하여 보다 축소된 디자인 룰에 의해 제조되어진다.보다 고속동작을 가지는 반도체 장치에서 신호라인의 폭과 스페이스를 그에 따라 무제한적으로 감소시키는 데에는 어려움이 뒤따른다. 왜냐하면, 고속의 신호를 전송하여야 하는 신호라인의 폭과 스페이스를 줄일 경우에 그만큼 저항 값 및 캐패시턴스 값이 증가하기 때문이다. 반대로, 저항 값 및 캐패시턴스 값을 줄이기 위해 신호라인의 폭과 스페이스를 크게 할 경우에는 칩 사이즈가 그에 따라 커지고 신호라인의 길이가 증가되는 결과가 초래된다.As electronic systems used in computers, telecommunications, and industrial sectors become larger and more advanced, semiconductor devices, such as memories having greater storage capacity and high-speed operation functions, are needed. Thus, semiconductor devices used in such systems are manufactured by smaller design rules for higher integration rates and scale down. In semiconductor devices with higher speed operation, the width and space of the signal lines can be unlimited accordingly. Difficulties come in reducing. This is because the resistance value and the capacitance value increase accordingly when the width and the space of the signal line to which high-speed signals are to be reduced are increased. On the contrary, when the width and the space of the signal line are increased to reduce the resistance value and the capacitance value, the chip size increases accordingly and the length of the signal line increases.

최근의 신호라인 배치는 동작 스피드의 향상을 위해 도 1 및 도 2에서 보여지는 바와 같은 다층배선 구조를 취하고 있지만, 서로 다른 층에 배치된 신호라인들(30,50)은 서로 전기적으로 절연된 각기 별개의 독립된 신호라인이다. 예컨대, 도 1에서 제1층(L1)에 배치된 신호라인이 어드레스 신호를 전송하기 위한 라인이라면 제2층(L2)에 배치된 신호라인은 데이터 신호를 전송하는 라인일 수 있는 것이다. 여기서 상기 신호라인들(30,50)은 도 2에서 보여지는 바와 같이 그 들 사이에 개재된 절연막(40)에 의해 서로 전기적으로 절연된다. 즉, 상기 신호라인들(30,50)은 각기 별개의 독립된 신호라인일 뿐이다. 도 2는 배치구조를 보다 상세히 하기 위해 도 1의 절단선 X-X'를 따라 취한 단면도로서, 부호 10은 반도체 기판이고, 부호 20은 BPSG등과 같은 층간 절연막이다.Recent signal line arrangements have a multi-layered wiring structure as shown in FIGS. 1 and 2 to improve the operating speed, but signal lines 30 and 50 arranged in different layers are each electrically insulated from each other. It is a separate independent signal line. For example, in FIG. 1, if the signal line disposed on the first layer L1 is a line for transmitting an address signal, the signal line disposed on the second layer L2 may be a line transmitting data signals. Here, the signal lines 30 and 50 are electrically insulated from each other by the insulating film 40 interposed therebetween as shown in FIG. 2. That is, the signal lines 30 and 50 are merely separate independent signal lines. FIG. 2 is a cross-sectional view taken along the cutting line X-X 'of FIG. 1 in order to further explain the arrangement structure, where 10 is a semiconductor substrate and 20 is an interlayer insulating film such as BPSG or the like.

상기한 바와 같이, 종래기술의 경우에 고속동작을 위해 신호라인의 폭과 스페이스를 줄일 경우에 그만큼 저항 값 및 캐패시턴스 값이 증가하는 문제점이 있어 폭과 스페이스를 줄이는데 한계가 있다. 따라서, 반도체 장치가 보다 고속으로 동작할 수 있는 기반을 충분히 제공하지 못하는 문제가 있다.As described above, in the case of the prior art, when the width and the space of the signal line are reduced for high-speed operation, there is a problem in that the resistance value and the capacitance value are increased accordingly, thereby limiting the width and the space. Therefore, there is a problem in that the semiconductor device does not provide a sufficient base for operating at a higher speed.

따라서, 본 발명의 목적은 상기한 문제를 해소할 수 있는 배치구조를 가지는 반도체 장치를 제공함에 있다.Accordingly, it is an object of the present invention to provide a semiconductor device having an arrangement structure capable of solving the above problems.

본 발명의 다른 목적은 기존과 동일한 퍼포먼스일 경우에 신호라인의 폭을 대폭적으로 감소시켜 칩 사이즈를 줄이는 배치구조를 가지는 반도체 장치를 제공함에 있다.Another object of the present invention is to provide a semiconductor device having an arrangement structure in which the width of a signal line is greatly reduced when the performance is the same as before, thereby reducing the chip size.

본 발명의 다른 목적은 칩 사이즈를 증가시킴이 없이 저항 값을 감소시킬 수 있는 개선된 신호라인 배치구조를 제공함에 있다.It is another object of the present invention to provide an improved signal line arrangement that can reduce the resistance value without increasing the chip size.

본 발명의 또 다른 목적은 줄어든 저항 값의 비율이 증가된 캐패시턴스 값의 비율보다 훨씬 큰 배치구조를 가지는 개선된 반도체 메모리 장치를 제공함에 있다.It is another object of the present invention to provide an improved semiconductor memory device having an arrangement structure in which the ratio of reduced resistance values is much larger than the ratio of increased capacitance values.

본 발명의 또 다른 목적도 반도체 장치의 고속동작을 최대로 보장할 수 있는 요인을 제공하는 반도체 장치의 신호라인 배치구조를 제공함에 있다.It is still another object of the present invention to provide a signal line arrangement structure of a semiconductor device that provides a factor capable of maximally guaranteeing high speed operation of the semiconductor device.

상기한 목적들 및 타의 목적을 달성하기 위한 본 발명에 따라, 동작 스피드를 개선하는 신호라인 배치구조를 가지는 반도체 장치는, 반도체 기판상에 적어도 2층이상으로 신호라인을 분리하여 배치하고 분리된 신호라인들 서로간을 복수의 비아콘택으로 연결하여 하나의 신호라인으로 기능토록 한 것을 특징으로 한다.According to the present invention for achieving the above objects and other objects, a semiconductor device having a signal line arrangement structure to improve the operating speed, separated into at least two layers arranged on the semiconductor substrate and separated signal The lines may be connected to each other by a plurality of via contacts to function as one signal line.

도 1 및 도 2는 통상적(컨벤셔널)인 반도체 장치의 신호라인들의 배치를 보인 도면들1 and 2 illustrate layout of signal lines of a conventional (conventional) semiconductor device.

도 3 내지 도 5는 본 발명의 일 실시 예에 따른 반도체 장치의 신호라인의 배치를 보인 도면들3 to 5 illustrate layouts of signal lines of a semiconductor device according to an embodiment of the present invention.

상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.The above and other objects, features, and advantages of the present invention will become more apparent from the following detailed description of the preferred embodiments of the present invention described below with reference to the accompanying drawings. It should be noted that in the drawings, the same or similar parts to each other are described with the same or similar reference numerals for convenience of description and understanding.

도 3은 본 발명의 일 실시예에 따른 반도체 장치의 신호라인 배치를 보인 평면도로서, 하나의 신호라인이 제1신호라인(31)과 제2신호라인(51)으로 서로 다른 층에 분리 배치되고 서로는 복수의 비아 콘택(45)에 의해 연결된 구조가 도시되어 있다. 이 경우에 기존의 신호라인의 폭이 부호 S1만큼으로 되어 있었다면 동일한 폭의 신호라인을 2층으로 배열한 형태가 되므로 저항 값을 반으로 줄일 수 있게 된다. 한편, 기존의 신호라인의 폭이 부호 S2만큼으로 되어 있었다면 2층으로 배열한 신호라인의 합산 폭이 기존과 동일하므로 칩의 사이즈를 반으로 줄일 수 있게 된다.3 is a plan view illustrating a signal line arrangement of a semiconductor device according to an embodiment of the present invention, in which one signal line is separated from each other by a first signal line 31 and a second signal line 51. A structure is shown that is connected to each other by a plurality of via contacts 45. In this case, if the width of the existing signal line is as much as S1, the signal lines having the same width are arranged in two layers, so that the resistance value can be reduced by half. On the other hand, if the width of the existing signal line is as much as the symbol S2, the sum of the widths of the signal lines arranged in two layers is the same as the conventional size can reduce the size of the chip in half.

한편, 다층의 신호라인을 사용하는 반도체 제품의 경우에 상대적으로 빠른 신호라인은 상부에 배치하고 상대적으로 느린 신호라인은 하부에 배치하면 캐패시턴스 값 측면에서 보다 유리한 효과가 있게 된다. 왜냐하면, 실리콘 기판표면에서 바라본 캐패시턴스 값이 상대적으로 작기 때문에 RC딜레이로 보면 저항의 감소에 따른 스피드 향상을 보다 잘 구현한 셈이 되는 것이다.On the other hand, in the case of a semiconductor product using multiple signal lines, a relatively fast signal line is disposed at the top and a relatively slow signal line is disposed at the bottom, which is more advantageous in terms of capacitance value. Because the capacitance value seen from the surface of the silicon substrate is relatively small, the RC delay provides better speed improvement due to the decrease in resistance.

도 4는 도 3에 관련된 단면도로서, 도 3에서 보여지는 절단선 Y-Y'를 따라 취해진 것이다. 도면을 참조하면, 적어도 하나의 주표면을 가지는 반도체 기판(10)은 절연막 예컨대 산화막(20)의 하부에 제공되어 있다. 상기 반도체 장치가 메모리 장치인 경우에 메모리 셀 영역은 상기 반도체 기판에 형성된다. 상기 절연막(20)의 상부에는 상기한 제1신호라인(31)이 금속층으로 형성된다. 상기 제1신호라인(31)의상부에는 비아 콘택(45)들이 형성되는 절연막 예컨대 BPSG막(40)이 데포지션되고, 그 상부에는 제2신호라인(51)이 상기 제1신호라인(31)의 재질과 같은 금속층으로 형성된다. 여기서, 사안이 다른 경우에 제2신호라인(51)은 상기 제1신호라인(31)의 재질과 상이한 금속층으로 형성될 수도 있다.4 is a cross-sectional view of FIG. 3 taken along the cutting line Y-Y 'shown in FIG. Referring to the drawings, a semiconductor substrate 10 having at least one major surface is provided under an insulating film, for example, an oxide film 20. When the semiconductor device is a memory device, a memory cell region is formed in the semiconductor substrate. The first signal line 31 is formed of a metal layer on the insulating layer 20. An insulating film, for example, a BPSG film 40 having via contacts 45 formed thereon, is deposited on the first signal line 31, and a second signal line 51 is disposed on the first signal line 31. It is formed of the same metal layer as the material. In this case, when the case is different, the second signal line 51 may be formed of a metal layer different from the material of the first signal line 31.

결국, 도 4와 같은 배치구조는 절연막(20)의 상부에 배선을 이룰 금속층을 데포지션한 후 포토레지스트를 덮고 반복적 작업으로 한층씩 행하는 포토리소그래피 및 식각공정의 수행에 의해 달성될 수 있다. 상기 신호라인은 티타늄 계열의 금속, 구리 또는 알루미늄 계열의 금속성분을 포함하거나, 알루미늄 또는 텡스텐 합금선일 수 있다. 또한 텅스텐 다마신 공정에 의해 형성되는 라인일 수 있다.As a result, the arrangement structure as shown in FIG. 4 may be achieved by performing photolithography and etching processes by depositing a metal layer to be wired on the insulating film 20 and then covering the photoresist one by one repeatedly. The signal line may include a titanium-based metal, copper, or aluminum-based metal component, or may be an aluminum or tungsten alloy wire. It may also be a line formed by a tungsten damascene process.

여기서, 저항 값의 감소를 위해 상부의 신호라인과 하부의 신호라인을 연결하는 비아 콘택은 도 5에 보여지는 바와 같이 절연막에 레일형태로 만드는 것이 바람직하다.Here, the via contact connecting the upper signal line and the lower signal line to reduce the resistance value is preferably made in the form of a rail in the insulating film as shown in FIG.

상기한 바와 같이, 반도체 기판상에 적어도 2층이상으로 신호라인을 분리하여 배치하고 분리된 신호라인들 서로간을 복수의 비아콘택으로 연결하여 하나의 신호라인으로 기능토록 한 것에 의해 칩의 사이즈를 줄이거나 저항 값을 줄일 수 있게 된다.As described above, the size of the chip can be reduced by separating and arranging signal lines on at least two layers on the semiconductor substrate, and connecting the separated signal lines to each other via a plurality of via contacts to function as one signal line. You can reduce or decrease the resistance value.

상기한 바와 같이, 본 발명은 도면을 기준으로 예를 들어 기술되었지만 이에 한정되지 않으며 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자에 의해 다양한 변화와 변경이 가능함은 물론이다. 예를 들어, 신호 라인들의 분리 개수나 패턴형태 등을 사안에 따라 변경시킬 수 있음은 물론이다.As described above, the present invention has been described by way of example only with reference to the drawings, but is not limited thereto, and various changes and modifications by those skilled in the art to which the present invention pertains may be made without departing from the technical spirit of the present invention. Of course this is possible. For example, the number of separation of signal lines, the pattern form, and the like can be changed according to a case.

상술한 바와 같이, 반도체 기판 상에 적어도 2층이상으로 신호라인을 분리하여 배치하고 분리된 신호라인들 서로간을 복수의 비아 콘택으로 연결하여 하나의 신호라인으로 기능토록 한 본 발명에 따르면, 칩 사이즈가 감소되는 효과 또는 저항 값의 감소에 따른 동작 스피드가 획기적으로 개선되는 효과가 있다.As described above, according to the present invention, a signal line is separated and disposed on at least two layers on a semiconductor substrate, and the separated signal lines are connected to each other by a plurality of via contacts to function as one signal line. There is an effect that the size is reduced or the operating speed is significantly improved according to the decrease in the resistance value.

Claims (3)

반도체 기판상에 적어도 2층이상으로 신호라인을 분리하여 배치하고 분리된 신호라인들 서로간을 복수의 비아콘택으로 연결하여 하나의 신호라인으로 기능토록 한 것을 특징으로 하는 반도체 장치.And separating signal lines on at least two layers on the semiconductor substrate, and connecting the separated signal lines to each other by a plurality of via contacts to function as one signal line. 제1항에 있어서, 상기 신호라인은 티타늄 계열의 금속 또는 알루미늄 계열의 금속성분을 포함하여 형성된 것임을 특징으로 하는 반도체 장치.The semiconductor device of claim 1, wherein the signal line includes a titanium-based metal or an aluminum-based metal component. 제1항에 있어서, 상기 신호라인은 구리 또는 텅스텐 다마신 공정으로 이루어진 것임을 특징으로 하는 반도체 장치.The semiconductor device of claim 1, wherein the signal line is formed of a copper or tungsten damascene process.
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