KR20020018313A - Layout of sub wordline driver in dynamic random access memory - Google Patents
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Abstract
Description
본 발명은 다이내믹 랜덤 액세스 메모리(dynamic random access memory; 이하 DRAM)의 서브 워드라인 드라이버(sub wordline driver; SWD)에 관한 것으로, 좀 더 구체적으로는 반도체 칩 사이즈를 감소시키기 위한 서브 워드라인 드라이버 레이아웃에 관한 것이다.The present invention relates to a sub wordline driver (SWD) of a dynamic random access memory (DRAM), and more particularly, to a sub wordline driver layout for reducing a semiconductor chip size. It is about.
서브 워드라인 드라이버를 구비한 종래의 DRAM의 구성이 도 1에 도시되어 있다.The configuration of a conventional DRAM having a sub wordline driver is shown in FIG.
도 1을 참조하면, 상기 DRAM은 로우 디코더(10)와, 서브 워드라인 드라이버(20), 그리고 메모리 셀 어레이(30)를 포함한다. 도 1에서는 상기 메모리 셀 어레이(30)에 하나의 비트라인(BL)과 하나의 워드라인(WL) 그리고 하나의 메모리 셀을 표시하였으나 잘 알려진 바와 같이, 상기 메모리 셀 어레이(30)는 격자 형태로 서로 교차하여 배열된 복수 개의 비트라인들 및 워드라인들과, 상기 비트라인 및 워드라인에 각각 연결된 복수 개의 메모리 셀들을 포함한다. 하나의 메모리 셀은 비트라인(BL) 및 워드라인(WL)에 연결된 트랜지스터(32)와 커패시터(34)로 구성된다. 상기 로우 디코더(10)는 외부로부터 입력되는 로우 어드레스 신호들에 응답하여 상기 워드 라인들을 차례로 선택하기 위한 신호들을 출력한다.Referring to FIG. 1, the DRAM includes a row decoder 10, a sub word line driver 20, and a memory cell array 30. In FIG. 1, one bit line BL, one word line WL, and one memory cell are displayed on the memory cell array 30, but as is well known, the memory cell array 30 has a lattice shape. A plurality of bit lines and word lines arranged to cross each other and a plurality of memory cells connected to the bit lines and word lines, respectively. One memory cell includes a transistor 32 and a capacitor 34 connected to a bit line BL and a word line WL. The row decoder 10 outputs signals for sequentially selecting the word lines in response to row address signals input from the outside.
상기 서브 워드라인 드라이버(20)는 상기 로우 디코더(10)로부터 제공되는 신호에 응답해서, 상기 워드 라인을 구동하기 위한 신호를 출력한다. 상기 서브 워드 라인 드라이버(20)는 네 개의 NMOS 트랜지스터들(22-28)로 구성된다. 상기 NMOS 트랜지스터(22)의 소스 단자(액티브 영역)와 상기 NMOS 트랜지스터(26)의 게이트 단자는 제 1 노드(N1)에 의해 연결된다. 상기 제 1 노드(N1)는 상기 NMOS 트랜지스터(22)에 의해 프리챠지(precharge)된다.The sub word line driver 20 outputs a signal for driving the word line in response to a signal provided from the row decoder 10. The sub word line driver 20 is composed of four NMOS transistors 22-28. The source terminal (active region) of the NMOS transistor 22 and the gate terminal of the NMOS transistor 26 are connected by a first node N1. The first node N1 is precharged by the NMOS transistor 22.
상술한 바와 같은 구성을 가지는 서브 워드라인 드라이버(20)의 종래 기술에 의한 레이아웃이 도 2에 도시되어 있다. 도 2를 참조하면, 상기 제 1 노드(120C)는 제 1 콘택홀(110A)을 통해 상기 NMOS 트랜지스터의 액티브 영역과 연결되고, 제 2 콘택홀(110B)을 통해 상기 NMOS 트랜지스터(26)의 게이트와 연결된다. 상기 제 1 노드(120C)는 메모리 셀 어레이(30)의 비트라인들(120A, 120B)과 동일한 레이어(layer)로 형성된다. 상기 비트라인들(120A, 120B)과 제 1 노드(120C)의 상부에는 전원 전압 공급과 외부 신호 전달을 위한 메탈 라인(130)이 형성된다.The prior art layout of the sub wordline driver 20 having the configuration as described above is shown in FIG. Referring to FIG. 2, the first node 120C is connected to an active region of the NMOS transistor through a first contact hole 110A and a gate of the NMOS transistor 26 through a second contact hole 110B. Connected with The first node 120C is formed of the same layer as the bit lines 120A and 120B of the memory cell array 30. Metal lines 130 are formed on the bit lines 120A and 120B and the first node 120C to supply power voltages and transmit external signals.
최근 반도체 칩을 소형화하기 위한 노력들이 계속되고 있다. 도 2에 도시된 반도체 집적 회로의 폭(width; A)을 감소시키기 위해서는 비트라인들(120A, 120B)의 폭(B, F)과 제 1 노드(N1)의 폭(D)을 최소로 줄여야 하고, 상기 비트라인(120A)과 제 1 노드(120C) 사이의 스페이스(C) 그리고 상기 제 1 노드(120C)와 비트라인(120B) 사이의 스페이스(E)도 최소로 줄여야 한다.Recently, efforts have been made to miniaturize semiconductor chips. In order to reduce the width A of the semiconductor integrated circuit illustrated in FIG. 2, the widths B and F of the bit lines 120A and 120B and the width D of the first node N1 should be reduced to the minimum. In addition, the space C between the bit line 120A and the first node 120C and the space E between the first node 120C and the bit line 120B should also be minimized.
그러나, 비트라인들(120A, 120B)과 제 1 노드(120C)의 폭을 줄이는 데에는 한계가 있을 뿐만 아니라 비트라인들(120A, 120B)과 제 1 노드(120C) 사이의 스페이스들(C, E)도 어느 정도의 폭을 유지해야만 한다.However, there are limitations in reducing the widths of the bit lines 120A and 120B and the first node 120C, as well as the spaces C and E between the bit lines 120A and 120B and the first node 120C. ) Should also maintain some width.
그러므로, 반도체 칩 사이즈를 줄이기 위한 새로운 서브 워드라인 드라이버 레이아웃이 요구된다.Therefore, a new sub wordline driver layout is needed to reduce the semiconductor chip size.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로, 반도체 칩 사이즈를 줄이기 위한 새로운 서브 워드라인 드라이버 레이아웃을제공하는데 있다.Accordingly, an object of the present invention is to solve the above-mentioned problems, and to provide a new sub word line driver layout for reducing a semiconductor chip size.
도 1은 서브 워드라인 드라이버를 구비한 종래의 DRAM의 구성을 보여주는 회로도;1 is a circuit diagram showing a configuration of a conventional DRAM having a sub wordline driver;
도 2는 종래 기술에 따른 서브 워드라인 드라이버의 레이아웃을 보여주는 도면; 그리고2 shows a layout of a sub wordline driver according to the prior art; And
도 3은 본 발명의 바람직한 실시예에 따른 서브 워드라인 드라이버의 레이아웃을 보여주는 도면이다.3 is a diagram illustrating a layout of a sub wordline driver according to an exemplary embodiment of the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10 : 로우 디코더 20 : 서브 워드라인 드라이버10: row decoder 20: sub wordline driver
30 : 메모리 셀 어레이30: memory cell array
210A, 210B : 콘택홀 220A, 220B : 비트 라인210A, 210B: Contact hole 220A, 220B: Bit line
230B, N1 : 제 1 노드 230B : 메탈 라인230B, N1: first node 230B: metal line
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 로우 디코더로부터 제공되는 신호에 응답해서, 격자 형태로 배열된 복수 개의 비트라인들과 워드라인들을 포함하는 메모리 셀 어레이의 상기 워드라인들을 구동하기 위한 서브 워드라인 드라이버는, 상기 로우 디코더로부터 제공되는 제 1 신호와 제 1 노드 사이에 형성된 전류 통로 및 전원 전압과 연결된 게이트를 가지는 제 1 트랜지스터와 상기 로우 디코더로부터 제공되는 제 2 신호와 상기 워드라인 사이에 형성된 전류 통로 및 상기 제 1 노드와 연결된 게이트를 가지는 제 2 트랜지스터를 포함한다. 상기 제 1 트랜지스터의 액티브 영역과 상기 제 2 트랜지스터의 게이트를 연결하는 상기 제 1 노드는 상기 비트라인과 다른 층에 형성된다.According to an aspect of the present invention for achieving the object of the present invention as described above, in response to a signal provided from a row decoder, the memory cell array includes a plurality of bit lines and word lines arranged in a grid form. A sub wordline driver for driving word lines includes a first transistor having a current path formed between the first signal provided from the row decoder and a first node and a gate connected to a power supply voltage, and a second provided from the row decoder. And a second transistor having a current path formed between a signal and the word line and a gate connected to the first node. The first node connecting the active region of the first transistor and the gate of the second transistor is formed on a layer different from the bit line.
바람직한 실시예에 있어서, 상기 제 1 노드는 메탈층으로 형성된다.In a preferred embodiment, the first node is formed of a metal layer.
(작용)(Action)
이와 같은 레이아웃에 의해서, 서브 워드라인 드라이버의 회로 면적을 최소화할 수 있는 서브 워드라인 드라이버를 구현할 수 있다.By such a layout, a sub word line driver capable of minimizing a circuit area of the sub word line driver can be implemented.
(실시예)(Example)
이하 본 발명에 따른 실시예를 첨부된 도면 도 3을 참조하여 상세히 설명한다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to FIG. 3.
도 3은 본 발명의 바람직한 실시예에 따른 서브 워드라인 드라이버의 레이아웃을 보여주는 도면이다.3 is a diagram illustrating a layout of a sub wordline driver according to an exemplary embodiment of the present invention.
도 3을 참조하면, 콘택홀(210A)은 도 1에 도시된 NMOS 트랜지스터(22)의 소스(액티브 영역)와 제 1 노드(230B)를 연결한다. 콘택홀(210B)은 도 1에 도시된 NMOS 트랜지스터(26)의 게이트와 상기 제 1 노드(230B)를 연결한다.Referring to FIG. 3, the contact hole 210A connects the source (active region) of the NMOS transistor 22 and the first node 230B shown in FIG. 1. The contact hole 210B connects the gate of the NMOS transistor 26 shown in FIG. 1 to the first node 230B.
상기 제 1 노드(230B)는 메모리 셀 어레이(30)에 구성되는 비트라인들(220A, 220B)과 다른 층에 형성된다. 이 실시예에서, 상기 제 1 노드(230B)는 상기 비트라인들(220A, 220B) 상부에 형성된 메탈 라인(230A)과 동일한 층에 형성된다. 전원 전압 공급과 외부 신호 전달을 위한 상기 메탈 라인(230A)은 종래에는 콘택홀들(210A, 220B)의 상부에 형성되었으나, 본 발명에서는 상기 콘택홀들(210A, 220B)의 좌측에 형성된다. 단, 상기 메탈 라인(230A)과 상기 제 1 노드(230B)는 소정의 간격을 두고 떨어져서 형성된다.The first node 230B is formed on a layer different from the bit lines 220A and 220B of the memory cell array 30. In this embodiment, the first node 230B is formed on the same layer as the metal line 230A formed on the bit lines 220A and 220B. The metal line 230A for power supply voltage and external signal transmission is conventionally formed on the contact holes 210A and 220B, but is formed on the left side of the contact holes 210A and 220B in the present invention. However, the metal line 230A and the first node 230B are formed apart from each other at a predetermined interval.
종래에는 비트라인들(120A, 120B)과 제 1 노드(120C)를 동일한 층으로 형성함으로 인해 반도체 칩의 사이즈를 줄이는데 있어서 한계가 있었으나, 상술한 바와 같은 본 발명의 서브 워드라인 레이아웃에 의하면, 비트라인들(220A, 220B)과 제 1 노드(230B)가 다른 층에 형성되므로, 비트라인들(220A, 220B)과 제 1 노드(230C) 사이의 스페이스를 유지할 필요가 없다. 그러므로, 본 발명에 의하면 서브 워드라인 드라이버의 회로 면적을 최소화할 수 있다.In the related art, there is a limit in reducing the size of a semiconductor chip by forming the bit lines 120A and 120B and the first node 120C in the same layer. Since the lines 220A and 220B and the first node 230B are formed in different layers, there is no need to maintain a space between the bit lines 220A and 220B and the first node 230C. Therefore, according to the present invention, the circuit area of the sub word line driver can be minimized.
예시적인 바람직한 실시예를 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형 예들 및 그 유사한 구성들이 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구 범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.While the invention has been described using exemplary preferred embodiments, it will be understood that the scope of the invention is not limited to the disclosed embodiments. Rather, the scope of the present invention is intended to include all of the various modifications and similar configurations. Accordingly, the claims should be construed as broadly as possible to encompass all such modifications and similar constructions.
이상과 같은 본 발명에 의하면, 비트라인들과 제 1 노드가 다른 층에 형성되므로, 비트라인들과 제 1 노드 사이의 스페이스를 유지할 필요가 없다. 그러므로, 본 발명에 의하면 서브 워드라인 드라이버의 회로 면적을 최소화할 수 있다.According to the present invention as described above, since the bit lines and the first node are formed in different layers, there is no need to maintain a space between the bit lines and the first node. Therefore, according to the present invention, the circuit area of the sub word line driver can be minimized.
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Cited By (2)
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KR100735610B1 (en) * | 2005-01-24 | 2007-07-04 | 삼성전자주식회사 | Layout structure for sub word line drivers |
US8953356B2 (en) | 2011-06-17 | 2015-02-10 | Samsung Electronics Co., Ltd. | Semiconductor devices |
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KR100735610B1 (en) * | 2005-01-24 | 2007-07-04 | 삼성전자주식회사 | Layout structure for sub word line drivers |
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