KR20020017499A - 단안정 멀티바이브레이터 - Google Patents

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Abstract

본 발명은 단안정 멀티바이브레이터에 관한 것으로, 전원 전압이 변화하거나 공정상의 불일치가 발생하더라도 항상 일정한 펄스 폭의 출력 데이터 신호가 발생하도록 하는데 그 목적이 있다. 이와 같은 목적의 본 발명에 따른 단안정 멀티바이브레이터는 디 플립플롭과 정전류원 회로, 스위치, 인버터를 포함하여 이루어진다. 디 플립플롭은, 데이터 입력단에 항상 하이 레벨의 신호가 입력되고, 클럭 입력단에 트리거 펄스 신호가 입력되며, 트리거 펄스 신호가 입력될 때마다 논리 1의 출력 데이터 신호를 발생시키고, 액티브 로우 신호에 의해 리셋 되도록 이루어진다. 정전류원 회로는 일정한 크기의 정전류를 공급한다. 스위치 회로는 정전류가 공급되고, 캐패시터를 포함하며, 출력 데이터 신호가 논리 1일 때 캐패시터를 충전시키고, 출력 데이터 신호가 논리 0일 때 캐패시터를 방전시키도록 이루어진다. 인버터는 캐패시터 전압에 따른 논리 값을 반전시켜서 디 플립플롭의 리셋 단자에 전달한다.

Description

단안정 멀티바이브레이터{Monostable multivibrator}
본 발명은 반도체 집적회로에 관한 것으로, 특히 트리거 펄스에 의해 일정한 펄스 폭의 펄스 신호를 발생시키는 단안정 멀티바이브레이터에 관한 것이다.
단안정 멀티바이브레이터는 트리거 펄스 신호에 의해 일정한 펄스 폭의 펄스 신호를 발생시키는 회로로서, 연산 증폭기(OP Amp ; operational amplifier)의 오프셋 제거에 필요한 클럭 신호를 발생시키기 위한 회로 등 많은 분야에서 응용된다.
도 1은 종래의 단안정 멀티바이브레이터를 나타낸 회로도이다.
도 1에 나타낸 바와 같이, 로우 레벨의 트리거 펄스 신호(VTRIG)가 발생하면 비교기(102)는 로우 레벨 임계 전압(VTL)과 트리거 펄스 신호(VTRIG)를 비교한다. 이 때, 트리거 펄스 신호(VTRIG)보다 로우 레벨 임계 전압(VTL)이 더 높기 때문에 비교기(102)의 출력은 하이 레벨(논리 1)이 되어 RS 플립플롭(104)을 세트(set)시키고, 출력 데이터 신호(Q)는 하이 레벨(논리 1)이 된다.
이때 출력 데이터바 신호(/Q)는 로우 레벨이므로 엔모스 트랜지스터(112)가 턴 오프 된다. 이 때문에 캐패시터(108)가 저항(110)을 통해 충전된다. 캐패시터 전압(Vc1)은 비교기(106)에서 하이 레벨 임계 전압(VTH)과 비교된다. 캐패시터 전압(Vc1)이 하이 레벨 임계 전압(VTH)보다 커지는 순간 비교기(106)의 출력은 하이 레벨이 되어 RS 플립플롭(104)을 리셋(reset)시키고, 출력 데이터 신호(Q)는 로우 레벨이 된다. 이때 출력 데이터바 신호(/Q)는 하이 레벨이므로 엔모스 트랜지스터(112)가 턴 온 되어 캐패시터(108)를 방전시킨다.
즉, RS 플립플롭(104)의 출력 데이터 신호(Q)의 펄스 폭은 트리거 펄스 신호(VTRIG)가 발생한 시점부터 캐패시터 전압(Vc1)이 하이 레벨 임계 전압(VTH)보다 커지는 순간까지의 시간과 동일하다.
그러나 이와 같은 종래의 단안정 멀티바이브레이터는, 전원 전압(VCC)이 변화하게 되면 캐패시터(108)의 충전 시간도 함께 변화하므로 출력 데이터 신호(Q)의 펄스 폭 역시 전원 전압(VCC)과 함께 변화하게 된다. 또, 공정상의 불일치에 의해 비교기(102)(106)의 임계 전압이 변화하는 경우에도 출력 데이터 신호(Q)의 펄스 폭이 변화하게 된다. 즉, 전원 전압(VCC)이 변화하는 경우와, 비교기(102)(106)가 임계 전압이 변화하는 경우에는 출력 데이터 신호(Q)의 펄스 폭이 함께 변화하기 때문에 출력 데이터 신호(Q)를 신뢰할 수 없게 된다.
본 발명에 따른 단안정 멀티바이브레이터는 전원 전압이 변화하거나 공정상의 불일치가 발생하더라도 항상 일정한 펄스 폭의 출력 데이터 신호가 발생하도록 하는데 그 목적이 있다.
이와 같은 목적의 본 발명에 따른 단안정 멀티바이브레이터는 디 플립플롭과 정전류원 회로, 스위치, 인버터를 포함하여 이루어진다. 디 플립플롭은, 데이터 입력단에 항상 하이 레벨의 신호가 입력되고, 클럭 입력단에 트리거 펄스 신호가 입력되며, 트리거 펄스 신호가 입력될 때마다 논리 1의 출력 데이터 신호를 발생시키고, 액티브 로우 신호에 의해 리셋 되도록 이루어진다. 정전류원 회로는 일정한 크기의 정전류를 공급한다. 스위치 회로는 정전류가 공급되고, 캐패시터를 포함하며, 출력 데이터 신호가 논리 1일 때 캐패시터를 충전시키고, 출력 데이터 신호가 논리 0일 때 캐패시터를 방전시키도록 이루어진다. 인버터는 캐패시터 전압에 따른 논리 값을 반전시켜서 디 플립플롭의 리셋 단자에 전달한다.
도 1은 종래의 단안정 멀티바이브레이터를 나타낸 회로도.
도 2는 본 발명에 따른 단안정 멀티바이브레이터를 나타낸 회로도.
도 3은 본 발명에 따른 단안정 멀티바이브레이터의 동작 특성을 나타낸 타이밍 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명 *
102, 106 : 비교기
104 : RS 플립플롭
108, 208 : 캐패시터
110, 114 : 저항
112, 218 : 엔모스 트랜지스터
202 : 디 플립플롭
204 : 정전류원 회로
206 : 스위치 회로
210, 212, 214 : 인버터
216, 220, 222 : 피모스 트랜지스터
224 : 정전류원
VTRIG: 트리거 펄스
VTH: 하이 레벨 임계 전압
VTL: 로우 레벨 임계 전압
Ic : 정전류
Vc : 캐패시터 전압
본 발명에 따른 단안정 멀티바이브레이터의 바람직한 실시예를 도 2와 도 3을 참조하여 설명하면 다음과 같다. 먼저 도 2는 본 발명에 따른 단안정 멀티바이브레이터를 나타낸 회로도이다.
도 2에 나타낸 바와 같이 디 플립플롭(202)의 데이터 입력단(D)은 항상 전원 전압(VCC)에 연결되어 있어 항상 하이 레벨(논리 1)의 신호가 입력된다. 클럭 입력단(CLK)에는 트리거 펄스 신호(VTRIG)가 입력된다. 이 때문에 디 플립플롭(202)에서는 트리거 펄스 신호(VTRIG)가 발생할 때마다 항상 하이 레벨(논리 1)의 출력 데이터 신호(Q)가 얻어진다. 또 디 플립플롭(202)은 리셋 단자(RST)를 통해 입력되는 액티브 로우(active low) 신호에 의해 리셋 된다.
정전류원 회로(204)는 두 개의 피모스 트랜지스터(220)(222)가 능동 부하를 형성한다. 피모스 트랜지스터(220)의 드레인에는 일정한 크기의 정전류(Ic)를 공급하는 정전류원(224)이 연결되고, 이 정전류(Ic)에 의해 두 피모스 트랜지스터(220)(222)의 게이트가 제어된다. 따라서 피모스 트랜지스터(222)의 드레인 전류는 정전류(Ic)와 같은 크기이다.
스위치 회로(206)는 두 개의 인버터(212)(214)와 캐패시터(208)로 구성된다. 인버터(212)는 디 플립플롭(202)의 출력 데이터 신호(Q)를 반전시킨다. 인버터(214)는 풀 업 소자인 피모스 트랜지스터(216)와 풀 다운 소자인 엔모스 트랜지스터(218)가 정전류원 회로(204)와 접지 사이에 연결되어 이루어진다. 피모스 트랜지스터(216)와 엔모스 트랜지스터(218)는 모두 인버터(212)의 출력 신호에 의해 제어된다.
스위치 회로(206)를 구성하는 두 개의 인버터(212)(214)는 디 플립플롭(202)의 출력 데이터 신호(Q)에 따라 인버터(214)의 출력단에 연결되는 캐패시터(208)를 충전하거나 방전한다. 디 플립플롭(202)의 출력 데이터 신호(Q)가 하이 레벨이면 인버터(212)의 출력은 로우 레벨이 되어 인버터(214)의 피모스 트랜지스터(216)가 턴 온 된다. 이 때문에 정전류원 회로(204)로부터 공급되는 정전류에 의해 캐패시터(208)가 충전되어 캐패시터 전압(vc2)이 상승한다.
반대로, 디 플립플롭(202)의 출력 데이터 신호(Q)가 로우 레벨이면 인버터(212)의출력은 하이 레벨이 되어 인버터(214)의 엔모스 트랜지스터(218)가 턴 온 된다. 이 때문에 캐패시터(208)에 충전되어 있던 전압이 접지로 방전되어 캐패시터 전압(vc2)이 하강한다.
인버터(210)는 캐패시터 전압(vc2)을 반전시켜서 디 플립플롭(202)의 리셋 단자(RST)에 전달한다. 따라서 캐패시터 전압(vc2)이 하이 레벨(논리 1)일 때 디 플립플롭(202)이 리셋 된다.
이와 같이 구성되는 본 발명에 따른 단안정 멀티바이브레이터의 동작을 도 2와 도 3을 참조하여 설명하면 다음과 같다. 도 3은 본 발명에 따른 단안정 멀티바이브레이터의 동작 특성을 나타낸 타이밍 다이어그램이다.
먼저 도 2에서, 트리거 펄스 신호(VTRIG)가 발생하면 디 플립플롭(202)의 출력 데이터 신호(Q)는 하이 레벨(논리 1)이 된다. 이 때문에 인버터(212)의 출력은 로우 레벨이 되어 인버터(206)의 피모스 트랜지스터(216)가 턴 온 된다. 도 3의 t1 시점에서와 같이, 턴 온된 피모스 트랜지스터(216)를 통해 캐패시터(208)의 충전이 시작되고, 이 때문에 캐패시터 전압(vc2)이 상승한다.
캐패시터 전압(vc2)이 계속 상승하여 인버터(210)의 논리 임계 전압(VLT; Logic Threshold Voltage)에 도달하면 도 2의 인버터(210)에서는 로우 레벨의 신호가 출력되고, 이 로우 레벨의 신호가 디 플립플롭(202)을 리셋 시키고, 이 때문에 출력 데이터 신호(Q)는 도 3의 t2 시점에서와 같이 로우 레벨(논리 0)로 바뀐다.
결과적으로, 디 플립플롭(202)의 출력 데이터 신호(Q)의 펄스 폭은 트리거 펄스 신호(VTRIG)가 발생하는 시점부터 리셋 되는 시점까지의 시간 T에 의해 결정된다.
이와 같은 본 발명에 따른 단안정 멀티바이브레이터에서 전원 전압(VCC)의 변화에 따라 함께 변화하는 요소는 정전류원 회로(204)의 정전류(Ic)와 인버터(210)의 논리 임계 전압(VLT)이다. 전원 전압(VCC)이 상승하면 정전류(Ic)의 크기 역시 증가하고 논리 임계 전압(VLT)도 상승한다. 반대로 전원 전압(VCC)이 하강하면 정전류(Ic)의 크기 역시 감소하고 논리 임계 전압(VLT)도 하강한다.
이 경우, 전원 전압(VCC)의 변화에 따른 정전류(Ic)의 크기 변화가 캐패시터(208)의 충전 전압, 즉 캐패시터 전압(vc2)에 미치는 영향과 인버터(210)의 논리 임계 전압(VLT)에 미치는 영향이 동일하다면 각각의 변화는 상반된 변화가 아닌 비례적인 변화이다. 따라서 정전류(Ic)의 크기와 캐패시터(208)의 용량, 인버터(210)의 논리 임계 전압(VLT)을 최적화하면, 전원 전압(VCC)이 변화하더라도 디 플립플롭(202)의 출력 데이터 신호(Q)의 펄스 폭은 항상 같은 크기를 갖도록 할 수 있다.
또 생산 공정상의 불일치로 인하여 출력 데이터 신호(Q)의 펄스 폭이 변화할 수 있는데, 이 역시 정전류(Ic)의 크기와 캐패시터(208)의 용량, 인버터(210)의 논리 임계 전압(VLT)의 변화에 따른 것이다. 이 경우에는 정전류원 회로(204)의 피모스 트랜지스터(222)의 채널 길이(channel length)를 최소화함으로써 해결할 수 있다.
본 발명에 따른 단안정 멀티바이브레이터는 전원 전압이 변화하거나 공정상의 불일치가 발생하더라도 항상 일정한 펄스 폭의 출력 데이터 신호가 발생하도록 하여 연산 증폭기의 오프셋 제거와 같은 응용 분야에서 요구되는 안정된 고정폭 펄스 신호를 발생시키는 효과가 있다.

Claims (2)

  1. 데이터 입력단에 항상 하이 레벨의 신호가 입력되고, 클럭 입력단에 트리거 펄스 신호가 입력되며, 상기 트리거 펄스 신호가 입력될 때마다 논리 1의 출력 데이터 신호를 발생시키고, 액티브 로우 신호에 의해 리셋 되도록 이루어지는 디 플립플롭과;
    일정한 크기의 정전류를 공급하는 정전류원 회로와;
    상기 정전류가 공급되고, 캐패시터를 포함하며, 상기 출력 데이터 신호가 논리 1일 때 상기 캐패시터를 충전시키고, 상기 출력 데이터 신호가 논리 0일 때 상기 캐패시터를 방전시키도록 이루어지는 스위치 회로와;
    상기 캐패시터 전압에 따른 논리 값을 반전시켜서 상기 디 플립플롭의 리셋 단자에 전달하는 인버터를 포함하는 단안정 멀티바이브레이터.
  2. 청구항 1에 있어서, 상기 스위치 회로는,
    상기 정전류가 공급되는 풀 업 소자와 접지에 연결되는 풀 다운 소자가 직렬 연결되어 제 1 노드를 형성하고, 상기 제 1 노드와 접지 사이에 상기 캐패시터가 연결되며, 상기 출력 데이터 신호가 논리 1일 때 상기 풀 업 소자가 턴 온 되어 상기 캐패시터를 충전시키고, 상기 출력 데이터 신호가 논리 0일 때 상기 풀 다운 소자가 턴 온 되어 상기 캐패시터를 방전시키도록 이루어지는 단안정 멀티바이브레이터.
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