KR20020012710A - Delay locked loop capable of saving and restoring of phase locking information - Google Patents

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Abstract

PURPOSE: A delay locked loop(DLL) circuit is provided, which can store and restore phase locking information. CONSTITUTION: A delay locked loop circuit(200) comprises a phase detector(210), a mixer control part(220), a phase mixer part(230) and a register(240). The phase detector receives an external clock signal(Ext.clk) and an internal clock signal(Int.clk) and compares their phase difference and generates a feedback clock signal(Fbk.clk). The mixer control part generates a phase control signal(PHASE<7:0>) in response to the feedback clock signal, a load signal(LOAD) and a phase store value(PHASE_SAVED <7:0>). The load signal indicates whether the phase store value as a phase control signal(PHASE<7:0>) directly is outputted. Because the delay locked loop circuit stores the phase control signal and then loads it, a time to lock phases of the external clock signal and the internal clock signal can be reduced.

Description

위상 락킹 정보를 저장 및 복원할 수 있는 지연동기회로{Delay locked loop capable of saving and restoring of phase locking information}Delay locked loop capable of saving and restoring of phase locking information

본 발명은 반도체 집적회로에 관한 것으로서, 특히 락킹(locking)중의 위상정보를 저장 및 복원할 수 있는 지연동기회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor integrated circuits, and more particularly, to a delay synchronization circuit capable of storing and restoring phase information during locking.

최근에 널리 사용되고 있는 동기식 디램(synchronous DRAM)은 클럭신호에 동기되어 메모리셀로 데이터를 입력하거나 메모리셀 데이터를 유효 데이터 구간 (valid data window)으로 출력한다. 클럭 신호는 하나의 핀으로 입력되어디바이스(device) 전체에 분배되는 데, 입력 핀으로부터 비교적 멀리 떨어진 부분에 도달하는 클럭 신호는 입력 핀에 바로 인접한 부분의 클럭 신호에 대하여 상당히 지연될 수 있다. 이러한 지연은 동기식 디램 내부의 각부분 사이의 동기를 유지하는 것을 어렵게 한다.Background Art A synchronous DRAM, which is widely used recently, inputs data into a memory cell in synchronization with a clock signal or outputs memory cell data in a valid data window. The clock signal is input to one pin and distributed throughout the device. The clock signal reaching a portion relatively far from the input pin can be significantly delayed with respect to the clock signal in the portion immediately adjacent to the input pin. This delay makes it difficult to maintain synchronization between the parts of the synchronous DRAM.

이러한 동기를 유지하기 위한 하나의 방법으로 지연동기회로를 사용하는 데, 지연동기회로는 외부클럭신호와 위상 동기되는 내부클럭신호를 발생시킨다. 그리하여, 동기식 디램의 내부적으로는 내부클럭신호에 동기되어 데이터가 입출력되지만, 궁극적으로는 외부클럭신호에 대하여 셋업시간 및 홀드시간 마진을 갖는 데이터가 입출력된다.One way to maintain this synchronization is to use a delay synchronization circuit, which generates an internal clock signal that is phase synchronized with the external clock signal. Thus, data is input and output in synchronization with the internal clock signal internally of the synchronous DRAM, but ultimately data having a setup time and hold time margin is input and output with respect to the external clock signal.

도 1은 종래의 지연동기회로를 나타내는 도면이다. 지연동기회로(100)는 위상검출기(110), 믹서제어부(120) 및 위상믹서부(130)를 포함한다. 위상검출기(110)는 외부클럭신호(Ext.clk)와 내부클럭신호(Int.clk)의 위상차를 검출하여 그 결과로 피이드백클럭신호(Fbk.clk)를 발생한다. 피이드백클럭신호(Fbk.clk)는 믹서제어부(120)로 입력되어 위상제어신호들(PHASE<7:0>)을 발생시킨다. 위상믹서부(130)는 클럭신호 세트들(Clk.set)과 위상제어신호들(PHASE<7:0>)을 입력하여 내부클럭신호(Int.clk)를 발생한다. 이 때, 내부클럭신호(Int.clk)는 외부클럭신호(Ext.clk)와 위상이 일치되도록 그 위상을 밀거나 당기는 방법으로 만들어지는 데, 위상검출기(110), 믹서제어부(120) 및 위상믹서부(130)로 이루어지는 회로 루프를 수차례 반복 동작하여 만들어진다. 그리하여 내부클럭신호(Int.clk)의 위상을 락킹하게 된다.1 is a diagram illustrating a conventional delay synchronization circuit. The delay synchronization circuit 100 includes a phase detector 110, a mixer controller 120, and a phase mixer 130. The phase detector 110 detects a phase difference between the external clock signal Ext.clk and the internal clock signal Int.clk and generates a feedback clock signal Fbk.clk as a result. The feedback clock signal Fbk.clk is input to the mixer controller 120 to generate phase control signals PHASE <7: 0>. The phase mixer 130 inputs clock signal sets Clk.set and phase control signals PHASE <7: 0> to generate an internal clock signal Int.clk. At this time, the internal clock signal (Int.clk) is made by pushing or pulling the phase so that the phase and the external clock signal (Ext.clk) is in phase, the phase detector 110, mixer control unit 120 and phase The circuit loop formed of the mixer 130 is repeatedly operated several times. Thus, the phase of the internal clock signal Int.clk is locked.

한편, 전력소모를 줄이기 위해 저전력모드를 지원하는 반도체 장치들이 늘어나고 있는 추세에 있으며, 이러한 반도체 장치는 저전력모드일 때 지연동기회로(100)로 공급되는 전원을 차단하게 된다.On the other hand, semiconductor devices supporting the low power mode are increasing in order to reduce power consumption, and the semiconductor devices cut off the power supplied to the delay synchronization circuit 100 in the low power mode.

그런데, 반도체 장치가 저전력모드를 벗어나 정상모드로 동작될 때에는 지연동기회로(100)는 그 동작이 초기화되어 있기 때문에, 내부클럭신호(Int.clk)를 외부클럭신호(Ext.clk)와 위상 일치시키기 위하여 위상검출기(110), 믹서제어부(120) 및 위상믹서부(130)로 이루어지는 회로 루프의 수차례 반복 동작을 다시 수행해야 한다. 그리하여, 지연동기회로(100)는 내부클럭신호(Int.clk)의 위상을 락킹시키는 데 많은 시간을 필요로 하게 되는 문제점을 지닌다.However, when the semiconductor device is operated in the normal mode out of the low power mode, since the operation of the delay synchronization circuit 100 is initialized, the internal clock signal Int.clk coincides with the external clock signal Ext.clk. In order to achieve this, the circuit loop composed of the phase detector 110, the mixer controller 120, and the phase mixer 130 must be repeatedly performed several times. Thus, the delay synchronization circuit 100 has a problem that it takes a lot of time to lock the phase of the internal clock signal (Int. Clk).

따라서, 지연동기회로의 동작상 내부클럭신호의 위상 락킹시간을 줄일 수 있는 방안으로, 락킹(locking)중의 위상정보를 저장 및 복원할 수 있는 지연동기회로가 필요하게 된다.Accordingly, in order to reduce the phase locking time of the internal clock signal due to the operation of the delay synchronization circuit, a delay synchronization circuit capable of storing and restoring phase information during locking is required.

본 발명의 목적은 락킹중의 위상정보를 저장 및 복원할 수 있는 지연동기회로를 제공하는 것이다.An object of the present invention is to provide a delay synchronization circuit capable of storing and restoring phase information during locking.

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.In order to more fully understand the drawings used in the detailed description of the invention, a brief description of each drawing is provided.

도 1은 종래의 지연동기회로를 나타내는 도면이다.1 is a diagram illustrating a conventional delay synchronization circuit.

도 2는 본 발명의 제1 실시예에 따른 지연동기회로를 나타내는 도면이다.2 is a diagram illustrating a delay synchronization circuit according to a first embodiment of the present invention.

도 3은 도 2의 믹서제어부와 레지스터를 나타내는 도면이다.3 is a diagram illustrating a mixer controller and a register of FIG. 2.

도 4는 본 발명의 제2 실시예에 따른 지연동기회로를 나타내는 도면이다.4 is a diagram illustrating a delay synchronization circuit according to a second embodiment of the present invention.

도 5는 도 4의 믹서제어부와 레지스터를 나타내는 도면이다.5 is a diagram illustrating a mixer controller and a register of FIG. 4.

상기 목적을 달성하기 위하여 본 발명의 제1 실시예에 따른 지연동기회로는외부클럭신호와 내부클럭신호의 위상차를 검출하여 피이드백클럭신호를 발생하는 위상검출기와, 피이드백클럭신호, 로딩신호 및 위상저장값에 응답하여 위상제어신호를 발생하는 믹서제어부와, 위상제어신호에 응답하여 내부클럭신호를 발생하는위상믹서부와, 저장신호에 응답하여 위상제어신호를 저장하고 저장된 위상제어신호를 위상저장값으로 출력하는 레지스터를 구비한다.In order to achieve the above object, a delay synchronization circuit according to a first embodiment of the present invention includes a phase detector for generating a feedback clock signal by detecting a phase difference between an external clock signal and an internal clock signal, and a feedback clock signal, a loading signal, and a phase. A mixer controller for generating a phase control signal in response to the stored value, a phase mixer for generating an internal clock signal in response to the phase control signal, a phase control signal in response to the stored signal, and storing the phase control signal in phase It has a register to output a value.

바람직하기로, 믹서제어부는 로딩신호에 응답하여 위상저장값을 상기 위상제어신호로 로딩하고, 피이드백클럭와 클럭신호의의 합으로 위상제어신호를 발생하는 리플 캐리 에더로 구성된다. 레지스터는 저장신호가 클럭입력에, 위상제어신호는 데이터 입력에, 그리고 위상저장값은 데이터 출력에 연결되는 D-플립플롭로 구성된다.Preferably, the mixer control unit is configured to load a phase storing value into the phase control signal in response to the loading signal, and to generate a phase control signal based on the sum of the feedback clock and the clock signal. The register consists of a D-flip flop with the storage signal connected to the clock input, the phase control signal connected to the data input, and the phase stored value connected to the data output.

상기 목적을 달성하기 위하여 본 발명의 제2 실시예에 따른 지연동기회로는 외부클럭신호와 내부클럭신호의 위상차를 검출하여 피이드백클럭신호를 발생하는 위상검출기와, 피이드백클럭신호, 로딩신호 및 위상저장값에 응답하여 위상제어신호를 발생하는 믹서제어부와, 위상제어신호에 응답하여 내부클럭신호를 발생하는 위상믹서부와, 선택신호에 응답하여 위상제어신호와 외부의 위상입력신호 중 어느 하나를 선택하고 저장신호에 응답하여 선택된 상기 위상제어신호 또는 위상입력신호를 저장하며 위상저장값으로 출력하는 레지스터를 구비한다.In order to achieve the above object, a delay synchronization circuit according to a second embodiment of the present invention includes a phase detector for detecting a phase difference between an external clock signal and an internal clock signal to generate a feedback clock signal, a feedback clock signal, a loading signal, Any one of a mixer control unit generating a phase control signal in response to the phase stored value, a phase mixer unit generating an internal clock signal in response to the phase control signal, and a phase control signal and an external phase input signal in response to the selection signal Selects and stores the selected phase control signal or phase input signal in response to the storage signal and outputs the phase control value.

이와같은 본 발명의 지연동기회로에 의하면, 레지스터에 위상정보 즉, 위상제어신호를 저장했다가 이를 로딩하기 때문에, 외부클럭신호와 내부클럭신호(Int.clk)의 위상을 락킹하는 데 걸리는 시간을 줄일 수 있다. 또한, 사용자의 요구에 따라 외부에서 직접 지연동기회로를 테스트할 수도 있다.According to the delay synchronization circuit of the present invention, since the phase information, that is, the phase control signal is stored in the register and loaded, the time taken to lock the phase of the external clock signal and the internal clock signal (Int.clk) is stored. Can be reduced. In addition, the delay synchronization circuit can be tested directly from the outside according to the user's request.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. For each figure, like reference numerals denote like elements.

도 2는 본 발명의 제1 실시예에 따른 지연동기회로를 나타내는 도면이다. 지연동기회로(200)는 위상검출기(210), 믹서제어부(220), 위상믹서부(230) 및 레지스터(240)를 구비한다. 위상검출기(210)는 외부클럭신호(Ext.clk)와 내부클럭신호(Int.clk)를 수신하여 그 위상차를 비교 감지하여 피이드백클럭신호(Fbk.clk)를 발생한다. 믹서제어부(220)는 피이드백클럭신호(Fbk.clk), 로드신호(LOAD) 및 위상저장값(PHASE_SAVED<7:0>)에 응답하여 위상제어신호(PHASE<7:0>)를 발생한다. 로드신호(LOAD)는 위상저장값(PHASE_SAVED<7:0>)을 위상제어신호(PHASE<7:0>)로 바로 출력할 건지를 지시하는 신호이다.2 is a diagram illustrating a delay synchronization circuit according to a first embodiment of the present invention. The delay synchronization circuit 200 includes a phase detector 210, a mixer controller 220, a phase mixer 230, and a register 240. The phase detector 210 receives the external clock signal Ext.clk and the internal clock signal Int.clk, detects the phase difference, and generates a feedback clock signal Fbk.clk. The mixer controller 220 generates the phase control signal PHASE <7: 0> in response to the feedback clock signal Fbk.clk, the load signal LOAD, and the phase storage value PHASE_SAVED <7: 0>. . The load signal LOAD is a signal indicating whether the phase storage value PHASE_SAVED <7: 0> is to be output directly as the phase control signal PHASE <7: 0>.

위상믹서부(230)는 클럭신호 세트(Clk.set)과 위상제어신호들(PHASE<7:0>)을 입력하여 내부클럭신호(Int.clk)를 발생한다. 클럭신호 세트들(Clk.set)은 외부클럭신호의 일종이다. 위상제어신호들(PHASE<7:0>)은 지연동기회로(200)의 동작을 제어하는 주 신호이다. 레지스터(240)는 저장신호(SAVE)에 응답하여 위상제어신호들(PHASE<7:0>)을 저장하고 위상저장값(PHASE_SAVED<7:0>)으로 발생한다. 저장신호(SAVE)는 믹서제어부(220)에서 발생된 위상제어신호(PHASE<7:0>)를 레지스터(240)에 저장토록 지시하는 신호이다.The phase mixer 230 inputs a clock signal set Clk.set and phase control signals PHASE <7: 0> to generate an internal clock signal Int.clk. The clock signal sets Clk.set are a kind of external clock signal. The phase control signals PHASE <7: 0> are main signals for controlling the operation of the delay synchronization circuit 200. The register 240 stores the phase control signals PHASE <7: 0> in response to the storage signal SAVE and generates the phase control values PHASE_SAVED <7: 0>. The storage signal SAVE is a signal for instructing the register 240 to store the phase control signals PHASE <7: 0> generated by the mixer controller 220.

도 3은 도 2의 믹서제어부(220)와 레지스터(240)의 구체적인 회로도를 나타내는 도면이다. 믹서제어부(220)에는 다수개의 리플 캐리 에더(ripple carry adder)(221,222,…,228)를 구비하고 있다. 리플 캐리 에더들(221,222,…,228)은 클럭신호(CLK)와 피이드백클럭신호(Fbk.clk)를 합하여 위상제어신호(PHASE<7:0>)를 발생시키는 데, 8-비트의 병렬 에더(parallel adder)로 구성된다. 그리고, 리플 캐리 에더(221,222,…,228)는 로드신호(LOAD)에 응답하여 레지스터에 저장된 위상저장값(PHASE_SAVED<7:0>)을 위상제어신호(PHASE<7:0>)로 로딩한다. 레지스터(240)는 믹서제어부(220)의 출력인 위상제어신호(PHASE<7:0>)를 저장신호(SAVE)에 응답하여 D-플립플롭들(241,242,…,248)에 저장하고 이를 위상저장값(PHASE_SAVED<7:0>)으로 출력한다. 레지스터(240)는 D-플립플롭 대신에 래치를 사용할 수도 있다.FIG. 3 is a diagram illustrating a specific circuit diagram of the mixer controller 220 and the register 240 of FIG. 2. The mixer control unit 220 includes a plurality of ripple carry adders 221, 222,..., 228. The ripple carry ethers 221, 222, ..., 228 combine the clock signal CLK and the feedback clock signal Fbk.clk to generate the phase control signal PHASE <7: 0>. It consists of a parallel adder. The ripple carry ethers 221, 222, ..., 228 load the phase storing value PHASE_SAVED <7: 0> stored in the register as the phase control signal PHASE <7: 0> in response to the load signal LOAD. . The register 240 stores the phase control signal PHASE <7: 0>, which is the output of the mixer control unit 220, in the D-flip flops 241, 242, ..., 248 in response to the storage signal SAVE and phases it. Outputs the stored value (PHASE_SAVED <7: 0>). Register 240 may use a latch instead of a D-flip-flop.

도 4는 본 발명의 제2 실시예에 따른 지연동기회로를 나타내는 도면이다. 지연동기회로(400)는 도 2의 지연동기회로(200)와 거의 동일하게 위상검출기(410), 믹서제어부(420), 위상믹서부(430) 및 레지스터(440)를 구비한다. 다만, 레지스터(440)는 도 2의 레지스터(240)와 다르다는 점에서 차이가 있다.4 is a diagram illustrating a delay synchronization circuit according to a second embodiment of the present invention. The delay synchronization circuit 400 includes a phase detector 410, a mixer controller 420, a phase mixer 430, and a register 440 in substantially the same manner as the delay synchronization circuit 200 of FIG. 2. However, the register 440 is different from the register 240 of FIG. 2.

레지스터(440)는 저장신호(SAVE)에 응답하여 믹서제어부(420)의 출력인 위상제어신호들(PHASE<7:0>)을 저장하고 이를 위상저장값(PHASE_SAVED<7:0>)으로 발생한다. 그리고, 레지스터(440)는 외부에서 위상입력신호(TEST_PHASE_IN<7:0>)를 수신하여 이를 저장하고 위상저장값(PHASE_SAVE<7:0>)으로도 발생한다. 믹서제어부(420)와 레지스터(440)에 대한 구체적인 회로는 도 5에 도시되어 있다.The register 440 stores the phase control signals PHASE <7: 0> which are outputs of the mixer controller 420 in response to the storage signal SAVE, and generates the phase control signals PHASE_SAVED <7: 0>. do. The register 440 receives the phase input signal TEST_PHASE_IN <7: 0> from the outside and stores the phase input signal TEST_PHASE_IN <7: 0>, and also generates the phase input signal PHASE_SAVE <7: 0>. A detailed circuit for the mixer controller 420 and the register 440 is shown in FIG.

도 5를 참조하면, 믹서제어부(420)는 클럭신호(CLK)와 피이드백클럭신호(Fbk.clk)를 합하여 위상제어신호(PHASE<7:0>)를 발생시키고, 로드신호(LOAD)에 응답하여 레지스터(440)에 저장된 위상저장값(PHASE_SAVED<7:0>)을 위상제어신호(PHASE<7:0>)로 로딩한다. 레지스터(440)는 먹스부들(441,442,…,448)과 D-플립플롭들(451,452,…,458)로 구성된다.Referring to FIG. 5, the mixer controller 420 generates the phase control signal PHASE <7: 0> by adding the clock signal CLK and the feedback clock signal Fbk.clk to the load signal LOAD. In response, the phase store value PHASE_SAVED <7: 0> stored in the register 440 is loaded as the phase control signal PHASE <7: 0>. The register 440 is composed of mux portions 441, 442, ..., 448 and D-flip flops 451, 452, ..., 458.

먹스부들(441,442,…,448)은 선택신호(SELECT)에 응답하여 위상제어신호(PHASE<7:0>)와 외부의 위상입력신호(TEST_PHASE_IN<7:0>) 중 하나를 선택하여 이를 D-플립플롭들(451,452,…,458)의 입력으로 전송한다. 이 때, 선택된 위상제어신호(PHASE<7:0>) 또는 위상입력신호(TEST_PHASE_IN<7:0>)는 위상출력신호(TEST_PHASE_OUT<7:0>)로도 출력된다. 이는 사용자들로 하여금 지연동기회로(400, 도 4)의 동작을 외부에서도 임의적으로 테스트 가능하도록 하기 위하여 제공되는 것이다. D-플립플롭들(451,452,…,458)은 저장신호(SAVE)에 응답하여 먹스부들(441,442,…448)에 의하여 선택된 위상제어신호(PHASE<7:0>) 또는 위상입력신호(TEST_PHASE_IN<7:0>)을 저장하고 이를 위상저장값(PHASE_SAVED<7:0>)으로 출력한다. D-플립플롭들(451,452,…,458)은 래치로 대용될 수 있음은 물론이다.The muxes 441, 442, 448 select one of the phase control signal PHASE <7: 0> and the external phase input signal TEST_PHASE_IN <7: 0> in response to the selection signal SELECT. Send to the inputs of the flip-flops 451,452, ..., 458. At this time, the selected phase control signal PHASE <7: 0> or the phase input signal TEST_PHASE_IN <7: 0> is also output as the phase output signal TEST_PHASE_OUT <7: 0>. This is provided to allow users to arbitrarily test the operation of the delay synchronization circuit 400 (FIG. 4). The D-flip flops 451, 452, ..., 458 are the phase control signal PHASE <7: 0> or the phase input signal TEST_PHASE_IN <selected by the muxes 441, 442, 448 in response to the storage signal SAVE. 7: 0>) and output it as the phase store value (PHASE_SAVED <7: 0>). Of course, the D-flip flops 451, 452,... 458 can be substituted with a latch.

따라서, 본 발명의 지연동기회로는 위상정보 즉, 위상제어신호(PHASE<7:0>)를 저장했다가 이를 로딩하기 때문에, 종래의 지연동기회로와는 달리 외부클럭신호(Ext.clk)에 동기되는 내부클럭신호(Int.clk)의 위상을 락킹하는 데 걸리는 시간을 줄일 수 있다. 또한, 사용자의 요구에 따라 외부에서 직접 지연동기회로를 테스트할 수도 있기 때문에 지연동기회로의 동작 확인에 유용하다.Therefore, since the delay synchronization circuit of the present invention stores and loads phase information, that is, the phase control signal PHASE <7: 0>, the delay synchronization circuit according to the present invention is different from the conventional delay synchronization circuit in the external clock signal Ext.clk. The time taken to lock the phase of the synchronized internal clock signal Int.clk can be reduced. In addition, since the delay synchronization circuit can be tested directly from the outside according to the user's request, it is useful for checking the operation of the delay synchronization circuit.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.Although the present invention has been described with reference to one embodiment shown in the drawings, this is merely exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

본 발명의 지연동기회로는 위상정보 즉, 위상제어신호를 저장했다가 이를 로딩하기 때문에, 종래의 지연동기회로와는 달리 외부클럭신호와 내부클럭신호의 위상을 락킹하는 데 걸리는 시간을 줄일 수 있다. 또한, 사용자의 요구에 따라 외부에서 직접 지연동기회로를 테스트할 수도 있기 때문에 지연동기회로의 동작 확인에 유용하다.Since the delay synchronization circuit of the present invention stores and loads phase information, that is, a phase control signal, the time taken to lock the phase of the external clock signal and the internal clock signal, unlike the conventional delay synchronization circuit, can be reduced. . In addition, since the delay synchronization circuit can be tested directly from the outside according to the user's request, it is useful for checking the operation of the delay synchronization circuit.

Claims (8)

외부클럭신호와 내부클럭신호의 위상차를 검출하여 피이드백클럭신호를 발생하는 위상검출기;A phase detector for detecting a phase difference between the external clock signal and the internal clock signal to generate a feedback clock signal; 상기 피이드백클럭신호, 로딩신호 및 위상저장값에 응답하여 위상제어신호를 발생하는 믹서제어부;A mixer controller configured to generate a phase control signal in response to the feedback clock signal, the loading signal, and the phase storage value; 상기 위상제어신호에 응답하여 상기 내부클럭신호를 발생하는 위상믹서부; 및A phase mixer which generates the internal clock signal in response to the phase control signal; And 저장신호에 응답하여 상기 위상제어신호를 저장하고 상기 저장된 위상제어신호를 상기 위상저장값으로 출력하는 레지스터를 구비하는 것을 특징으로 하는 지연동기회로.And a register which stores the phase control signal in response to a storage signal and outputs the stored phase control signal as the phase storage value. 제1항에 있어서, 상기 믹서제어부는The method of claim 1, wherein the mixer control unit 상기 로딩신호에 응답하여 상기 위상저장값을 상기 위상제어신호로 로딩하는 것을 특징으로 하는 지연동기회로.And loading the phase storage value as the phase control signal in response to the loading signal. 제1항에 있어서, 상기 믹서제어부는The method of claim 1, wherein the mixer control unit 상기 피이드백클럭와 상기 클럭신호의의 합으로 상기 위상제어신호를 발생하는 리플 캐리 에더인 것을 특징으로 하는 지연동기회로.And a ripple carry adder for generating the phase control signal by the sum of the feedback clock and the clock signal. 제1항에 있어서, 상기 레지스터는The method of claim 1, wherein the register is 상기 저장신호가 클럭입력에, 상기 위상제어신호를 데이터 입력에, 그리고 상기 위상저장값이 데이터 출력에 연결되는 D-플립플롭인 것을 특징으로 하는 지연동기회로.And the storage signal is a D-flip-flop connected to a clock input, the phase control signal to a data input, and the phase storage value to a data output. 외부클럭신호와 내부클럭신호의 위상차를 검출하여 피이드백클럭신호를 발생하는 위상검출기;A phase detector for detecting a phase difference between the external clock signal and the internal clock signal to generate a feedback clock signal; 상기 피이드백클럭신호, 로딩신호 및 위상저장값에 응답하여 위상제어신호를 발생하는 믹서제어부;A mixer controller configured to generate a phase control signal in response to the feedback clock signal, the loading signal, and the phase storage value; 상기 위상제어신호에 응답하여 상기 내부클럭신호를 발생하는 위상믹서부; 및A phase mixer which generates the internal clock signal in response to the phase control signal; And 선택신호에 응답하여 상기 위상제어신호와 외부의 위상입력신호 중 어느 하나를 선택하고, 저장신호에 응답하여 선택된 상기 위상제어신호 또는 상기 위상입력신호를 저장하고 상기 위상저장값으로 출력하는 레지스터를 구비하는 것을 특징으로 하는 지연동기회로.A register for selecting one of the phase control signal and an external phase input signal in response to a selection signal, and storing the selected phase control signal or the phase input signal in response to a storage signal and outputting the phase control signal as the phase stored value; Delay synchronization circuit, characterized in that. 제5항에 있어서, 상기 믹서제어부는The method of claim 5, wherein the mixer control unit 상기 로딩신호에 응답하여 상기 위상저장값을 상기 위상제어신호로 로딩하는 것을 특징으로 하는 지연동기회로.And loading the phase storage value as the phase control signal in response to the loading signal. 제5항에 있어서, 상기 믹서제어부는The method of claim 5, wherein the mixer control unit 상기 피이드백클럭와 상기 클럭신호의의 합으로 상기 위상제어신호를 발생하는 리플 캐리 에더인 것을 특징으로 하는 지연동기회로.And a ripple carry adder for generating the phase control signal by the sum of the feedback clock and the clock signal. 제5항에 있어서, 상기 레지스터는The method of claim 5, wherein the register is 상기 선택신호에 응답하여 상기 위상제어신호와 상기 위상입력신호 중 어느 하나를 선택하는 먹스부; 및A mux unit for selecting any one of the phase control signal and the phase input signal in response to the selection signal; And 상기 저장신호가 클럭입력에, 상기 먹스부의 출력이 데이터 입력에, 그리고 상기 위상저장값이 데이터 출력에 연결되는 D-플립플롭인 것을 특징으로 하는 지연동기회로.And the storage signal is a clock input, the output of the mux part is a data input, and the phase storage value is a D-flip-flop connected to the data output.
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