KR20020011539A

KR20020011539A - A blanking circuit using field effect transistor for a display device

Info

Publication number: KR20020011539A
Application number: KR1020000044870A
Authority: KR
Inventors: 최성문
Original assignee: 김홍기; 이미지퀘스트(주)
Priority date: 2000-08-02
Filing date: 2000-08-02
Publication date: 2002-02-09

Abstract

PURPOSE: A blanking circuit of a display device using a field effect transistor is provided to obtain uniform waveform and include a compensation circuit in a simple configuration. CONSTITUTION: A blanking circuit of a display device using a field effect transistor includes a time constant converting circuit(10) constructed of a resistor(R1) and a capacitor(C1) connected in parallel, and a compensation circuit(20) according to DC bias configured of two resistors(R2,R3) serially connected. The blanking circuit further has an additional compensation circuit(30) constructed of a capacitor(C2) and a zener diode(ZD1), and a field effect transistor(FET) whose gate is connected to the output port of the additional compensation circuit.

Description

A blanking circuit using field effect transistor for a display device}

본 발명은 디스플레이 장치에 관한 것으로서 보다 상세하게는 전계효과트랜지스터(FET)를 이용하여 불필요한 화면을 제거하고 균일한 품질을 유지할 수 있는 블랭킹회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device, and more particularly, to a blanking circuit capable of removing unnecessary screens and maintaining uniform quality using a field effect transistor (FET).

모니터(또는 디스플레이 장치)는 컴퓨터로부터 전달된 신호를 사용자가 인식할 수 있도록 화상을 형성하여 나타내는 컴퓨터의 대표적인 주변장치이다. 그 내부 회로의 기본 구성을 간략하게 도 1을 통하여 살펴보기로 한다. 도시된 바와 같이, 컴퓨터내에 장착된 비디오카드(도시되지 않음)로부터 화상 형성에 필요한 비디오 신호(R,G,B)를 인가받아 2차 증폭하여 CRT(10)의 각 화소에 에너지를 공급하는 는 영상신호처리부(20)와, 상기 비디오 카드로부터 수평동기신호(H-sync)와 수직동기신호(V-sync)를 전달받아 화면을 조절하기 위한 제어신호를 출력하는 마이크로프로세서(30)와, 상기 마이크로프로세서로부터 전달된 제어신호에 따라 편향을 위한 구동신호를 발진하는 수평/수직 발진신호처리기(40)와, 상기 수평/수직 발진신호처리기(40)로부터 제공된 발진주파수에 따라 CRT(10)의 전자총(11)에서 발생되는 전자빔이 편향요크(Deflection Yoke : DY)에 의해 CRT(10)의 좌상부부터 우하부까지 차례대로 편향되어 사진 한 장과 같은 화상을 이루도록 수평 및 수직 편향을 실행하는 수직 편향부(50) 및 수평 편향부(60)와, 스위칭 회로의 원리와 고전압 기술을 이용하여 상기 수평 편향부(60)의 출력단으로부터 발생하는 귀선 펄스를 이용하여 상기 CRT(10)의 애노드(Anode: A)단에 고전압을 공급하는 장치인 고압발생부(70)로 구성된다.A monitor (or display device) is a representative peripheral device of a computer that forms and displays an image so that a user can recognize a signal transmitted from the computer. The basic configuration of the internal circuit will be briefly described with reference to FIG. 1. As shown in the drawing, a video signal R, G, B required for image formation is applied from a video card (not shown) mounted in a computer, and a second amplification is performed to supply energy to each pixel of the CRT 10. An image signal processor 20, a microprocessor 30 that receives a horizontal synchronous signal (H-sync) and a vertical synchronous signal (V-sync) from the video card and outputs a control signal for adjusting a screen; A horizontal / vertical oscillation signal processor 40 for oscillating a drive signal for deflection in accordance with a control signal transmitted from a microprocessor, and an electron gun of the CRT 10 in accordance with the oscillation frequency provided from the horizontal / vertical oscillation signal processor 40. Vertical deflection in which the electron beam generated in (11) is deflected in order from the upper left to the lower right of the CRT 10 by the deflection yoke (DY) to perform horizontal and vertical deflection so as to form an image like a photograph. Part 5 0) and the anode of the CRT 10 using a horizontal deflection unit 60 and a retrace pulse generated from an output terminal of the horizontal deflection unit 60 by using a switching circuit principle and a high voltage technique. It consists of a high pressure generating unit 70 which is a device for supplying a high voltage to the stage.

이와 같은 디스플레이 장치에서 사용되고 있는 블랭킹회로는 도 2에 도시된 바와 같다. 플라이백트랜스포머(FlyBack Transformer: FBT)로부터 플라이백펄스를 입력받아 트랜지스터(Q1)의 컬렉터단으로 블랭킹 신호를 출력하는 구성을 이루고 있다. 이러한 구성을 가진 종래의 블랭킹회로는 상기 트랜지스터(Q1)의 전류증폭도에 따라 편차가 발생하게 된다. 이 편차는 파형의 왜곡을 가져오게 되고, 회로의 설계시 의도하지 않았던 결과가 상기 트랜지스터(Q1)의 특성에 의해 좌우되는 모순이 발생하는 경우가 있다. 즉, 입력전류가 트랜지스터(Q1)의 전류증폭도에 따라 영향을 받게되는 문제점이 있었다.The blanking circuit used in such a display device is shown in FIG. 2. A flyback pulse is input from a flyback transformer (FBT) and a blanking signal is output to a collector terminal of the transistor Q1. In the conventional blanking circuit having such a configuration, deviation occurs according to the current amplification degree of the transistor Q1. This deviation may cause distortion of the waveform, and there may be a contradiction in which an unintended result depends on the characteristics of the transistor Q1. That is, there is a problem that the input current is affected by the current amplification degree of the transistor Q1.

본 발명은 파형이 균일하고 보상회로의 구성이 간단한 블랭킹 회로를 제공하는 것을 목적으로 한다.An object of the present invention is to provide a blanking circuit having a uniform waveform and a simple configuration of a compensation circuit.

본 발명의 다른 목적은 별도의 보조회로의 구성없이 간단하게 개선이 가능한 블랭킹회로를 제공하는 것이다.Another object of the present invention to provide a blanking circuit that can be easily improved without the configuration of a separate auxiliary circuit.

이러한 목적을 달성하기 위한 본 발명에 따른 블랭킹 회로는 병렬로 연결된 저항과 캐패시터로 이루어진 시정수 변환회로부와, 직렬로 연결된 두 저항으로 이루어진 직류바이어스에 의한 보상회로와, 캐패시터와 제너다이오드로 구성된 추가보상회로와, 상기 추가보상회로의 출력단에 게이트단이 연결된 전계효과트랜지스터(FET)를 포함하여 이루어짐을 구성의 특징으로 한다.The blanking circuit according to the present invention for achieving the above object is a time constant conversion circuit unit consisting of a resistor and a capacitor connected in parallel, a compensation circuit by a DC bias consisting of two resistors connected in series, and an additional compensation composed of a capacitor and a zener diode And a field effect transistor (FET) having a gate terminal connected to the output terminal of the additional compensation circuit.

도 1은 일반적인 디스플레이 장치의 기본구성을 나타낸 회로도,1 is a circuit diagram showing a basic configuration of a general display device;

도 2는 종래 기술에 따른 블랭킹 회로의 구성을 나타낸 회로도,2 is a circuit diagram showing a configuration of a blanking circuit according to the prior art;

도 3은 본 발명에 따른 블랭킹 회로의 구성을 나타낸 회로도,3 is a circuit diagram showing a configuration of a blanking circuit according to the present invention;

도 4는 각 부위에서 출력되는 파형을 나타낸 예시도이다.4 is an exemplary view showing a waveform output from each site.

이하 첨부된 도면을 참조로 본 발명에 따른 블랭킹 회로의 구성과 그 동작을 살펴보기로 한다. 도 3은 본 발명에 따른 블랭킹 회로의 상세 회로도이다. 본 발명에 따른 블랭킹 회로는 병렬로 연결된 저항(R1)과 캐패시터(C1)로 이루어진 시정수 변환회로부(10)와, 직렬로 연결된 두 저항(R2, R3)으로 이루어진 직류바이어스에 의한 보상회로(20)와, 캐패시터(C2)와 제너다이오드(ZD1)으로 구성된 추가보상(30)회로와, 상기 추가보상회로(30)의 출력단에 게이트단이 연결된 전계효과트랜지스터(Field Effect Transistor) 및 상기 FET의 드레인단에 연결된 저항(R4)으로 구성된 출력부(40)를 포함하여 이루어진다.Hereinafter, a configuration and operation of a blanking circuit according to the present invention will be described with reference to the accompanying drawings. 3 is a detailed circuit diagram of a blanking circuit according to the present invention. The blanking circuit according to the present invention includes a time constant conversion circuit unit 10 including a resistor R1 and a capacitor C1 connected in parallel, and a compensation circuit 20 by a DC bias consisting of two resistors R2 and R3 connected in series. ), An additional compensation 30 circuit including a capacitor C2 and a zener diode ZD1, a field effect transistor connected to a gate terminal of an output terminal of the additional compensation circuit 30, and a drain of the FET. It comprises an output unit 40 composed of a resistor (R4) connected to the stage.

플라이백트랜스포머(FBT)의 플라이백펄스가 인가되면 저항(R1)과 캐패시터(C1)를 거쳐 전계효과트랜지스터(FET)를 구동시키는 신호원이 된다. 이 신호원에 의해 전계효과트랜지스터가 구동되는데, 입력전류는 수 10마이크로암페어만의 전류로도 충분히 조절이 가능하다. 도 4은 각 부분에서 출력되는 파형을 도시하고 있다. 저항(R1)과 캐패시터(C1)를 거친 파형은 도 4의 (A)와 같은 특성을 갖는데 이는 음(-)전위를 포함하고 있어 이를 보상해주기 위해 직류바이어스 조절을 위한 전압분배용 저항(R2,R3)을 사용하여 기준 전위를 상향시킨다.When the flyback pulse of the flyback transformer FBT is applied, it becomes a signal source for driving the field effect transistor FET through the resistor R1 and the capacitor C1. This signal source drives the field-effect transistors, and the input current can be sufficiently controlled with only a few tens of microamps. 4 shows waveforms output from each part. The waveform passing through the resistor R1 and the capacitor C1 has the characteristics as shown in FIG. 4A, which includes a negative potential, so as to compensate for this, a voltage divider resistor R2 for adjusting the DC bias. R3) is used to raise the reference potential.

이후 도 4의 (B)와 같이 파형의 손실이 발생하게 되는데, 이를 개선하기 위해 캐패시터(C2)의 캐패시턴스(capacitance)값을 조정하여 도 4의 (C)에 나타난 바와 같이 파형의 보상이 가능하다.Thereafter, as shown in (B) of FIG. 4, a loss of waveform occurs. To compensate for this, the waveform can be compensated as shown in (C) of FIG. 4 by adjusting the capacitance of the capacitor C2. .

플라이백트랜스포머(FBT)의 출력파형은 20V 가량되는데 전계효과트랜지스터(FET)의 게이트단에 인가되는 전압 낮출 필요가 있을 때에는 제너다이오드(ZD1)을 사용한다.The output waveform of the flyback transformer FBT is about 20V. When the voltage applied to the gate terminal of the field effect transistor FET needs to be reduced, the zener diode ZD1 is used.

이러한 방법은 전계효과트랜지스터의 전류증폭도가 높고 활성영역의 범위가 매우 작기 때문에 부품에 따른 편차는 거의 발생하지 않는다.In this method, the variation of component due to the high current amplification of the field effect transistor and the very small range of the active region occurs.

이상에서 설명한 바와 같이, 본 발명에 따른 블랭킹회로는 파형이 균일하고 보상회로가 간단하며, 문제발생시 보조회로 적용 없이 저항 값이나 콘덴서 정수변경만으로도 개선이 가능하며, 주변회로가 간단하여 제품의 생산비를 줄일 수 있는 효과가 있다.As described above, the blanking circuit according to the present invention has a uniform waveform and a simple compensation circuit, and in the event of a problem, the blanking circuit can be improved only by changing the resistance value or the capacitor constant without applying an auxiliary circuit, and the peripheral circuit is simple to improve the production cost of the product. There is an effect that can be reduced.

Claims

A time constant conversion circuit section comprising a resistor and a capacitor connected in parallel,

Compensation circuit by DC bias composed of two resistors connected in series,

An additional compensation circuit composed of a capacitor (C2) and a zener diode (ZD1);

And a field effect transistor (FET) having a gate terminal connected to an output terminal of the additional compensation circuit.