KR20020009112A - Wide head gate manufacturing method of mos type semiconductor devices - Google Patents
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Abstract
Description
본 발명은 모스형 반도체 소자의 게이트 전극을 제조하는 방법에 관한 것으로, 더욱 상세하게는 모스형 반도체 소자의 게이트 상부 영역이 하부 영역보다 넓은 와이드 헤드(wide head) 게이트를 제조하는 방법에 관한 것이다.The present invention relates to a method of manufacturing a gate electrode of a MOS-type semiconductor device, and more particularly to a method of manufacturing a wide head gate in which the gate upper region of the MOS-type semiconductor device is wider than the lower region.
일반적으로 모스형 반도체 소자는 필드 효과 트랜지스터의 일종으로, 반도체 기판에 형성된 소스/드레인 영역과, 이 소스/드레인 영역이 형성된 반도체 기판 상에 게이트 산화막과 게이트 전극이 형성된 구조를 가진다.In general, a MOS type semiconductor device is a type of field effect transistor, and has a structure in which a source oxide and a drain region formed on a semiconductor substrate, and a gate oxide film and a gate electrode are formed on a semiconductor substrate on which the source and drain regions are formed.
또한, 최근에는 소스/드레인 영역의 안쪽에 이온 농도가 엷은 LDD(lightly doped drain) 영역을 둔 구조의 모스 트랜지스터가 주로 사용되고 있다.In recent years, a MOS transistor having a structure having a lightly doped drain (LDD) region having a thin ion concentration inside the source / drain region is mainly used.
그리고, 이러한 모스 트랜지스터는 채널의 종류에 따라 N 채널 모스 트랜지스터와 P 채널 모스 트랜지스터로 나눌 수 있으며, 상기 각 채널의 모스 트랜지스터가 하나의 기판에 형성되는 경우 이를 상보형 모스(complementary metal oxide semiconductor, CMOS) 트랜지스터라 한다.The MOS transistor may be divided into an N-channel MOS transistor and a P-channel MOS transistor according to the type of channel, and when the MOS transistor of each channel is formed on a single substrate, it is complementary metal oxide semiconductor (CMOS). ) Transistor.
그러면, 도 1을 참조하여 종래 일반적인 모스형 반도체 소자를 제조하는 방법을 개략적으로 설명한다.Next, a method of manufacturing a conventional general MOS semiconductor device will be described with reference to FIG. 1.
먼저 반도체 기판(1)에 LOCOS(local oxidation of silicon) 공정이나 STI(shallow trench isolation) 공정에 의해 필드 산화막(2)을 형성하여 반도체 소자가 형성될 활성 영역(active region)을 정의한다. 그리고, 반도체 기판(1)의 정의된 활성 영역에 게이트 산화막(3)을 형성하고, 그 상부에 폴리실리콘(4)을 증착한 후, 폴리실리콘(4)과 게이트 산화막(3)을 패터닝(patterning)하여 게이트 전극(3, 4)을 형성한다.First, a field oxide film 2 is formed on a semiconductor substrate 1 by a local oxidation of silicon (LOCOS) process or a shallow trench isolation (STI) process to define an active region in which a semiconductor device is to be formed. After the gate oxide film 3 is formed in the defined active region of the semiconductor substrate 1 and the polysilicon 4 is deposited thereon, the polysilicon 4 and the gate oxide film 3 are patterned. Gate electrodes 3 and 4 are formed.
그 다음 게이트 전극(3, 4)을 열산화하여 게이트 전극 표면에 폴리 산화막(5)을 형성하고, 게이트 전극(3, 4)을 마스크로 반도체 기판(1)에 P형 또는 N형의 불순물을 저농도로 이온 주입하여 LDD(6)를 형성한다. 이후, 반도체 기판(1) 상부 전면에 질화막을 증착하고, 질화막이 게이트 전극(3, 4) 측벽에만 남도록 질화막을 건식 식각하여 스페이서(spacer)(7)를 형성한다.Then, the gate electrodes 3 and 4 are thermally oxidized to form a poly oxide film 5 on the gate electrode surface, and P-type or N-type impurities are applied to the semiconductor substrate 1 using the gate electrodes 3 and 4 as masks. Ion implantation at low concentration forms LDD 6. Thereafter, a nitride film is deposited on the entire upper surface of the semiconductor substrate 1, and the nitride film is dry-etched so that the nitride film remains only on the sidewalls of the gate electrodes 3 and 4 to form a spacer 7.
그 다음 게이트 전극(3, 4)과 스페이서(7)를 마스크로 LDD(6)와 동일 도전형의 불순물을 고농도로 이온 주입하여 소스/드레인(8)을 형성함으로써 모스형 반도체 소자를 제조한다.Next, a MOS semiconductor device is manufactured by forming a source / drain 8 by ion implanting impurities of the same conductivity type as that of the LDD 6 with the gate electrodes 3 and 4 and the spacer 7 as a mask at a high concentration.
이와 같은 방법에 의해 제조된 모스형 반도체 소자의 게이트 구조는 게이트전극의 상부 CD(critical dimension)와 하부 CD, 즉 게이트 전극의 헤드 길이와 하부 길이(L)가 동일하게 형성되어 있다.In the gate structure of the MOS semiconductor device manufactured by the above method, the upper CD (critical dimension) and the lower CD of the gate electrode, that is, the head length and the lower length L of the gate electrode are formed to be the same.
그리고, 모스형 반도체 소자에서의 게이트 전극의 역할을 보면 하부 CD 즉, 하부 길이(L)는 모스 캐패시터(capacitor)를 구성하며, 이때의 정전 용량(C)은 다음의 수학식 1과 같이 된다.In addition, in view of the role of the gate electrode in the MOS-type semiconductor device, the lower CD, that is, the lower length L constitutes a MOS capacitor, and the capacitance C at this time is expressed by Equation 1 below.
수학식 1에서 ε는 게이트 산화막의 비유전율, d는 게이트 산화막의 두께, A는 게이트 전극 하부 면적, L은 게이트 전극의 하부 CD, W는 게이트 전극의 폭이다.In Equation 1, ε is the relative dielectric constant of the gate oxide film, d is the thickness of the gate oxide film, A is the lower area of the gate electrode, L is the lower CD of the gate electrode, W is the width of the gate electrode.
따라서, 게이트 전극의 하부 CD, 즉 게이트 전극의 하부 길이가 짧을수록 캐패시턴스(capacitance)에 의한 RC 딜레이(delay)가 적어서 반도체 소자가 빠르게 작동할 수 있게 된다. 즉, 반도체 소자의 빠른 스위칭(switching)이 가능하게 된다.Therefore, the shorter the length of the lower CD of the gate electrode, that is, the lower the gate electrode, the shorter the RC delay caused by the capacitance, the faster the semiconductor device can operate. That is, fast switching of the semiconductor device is possible.
또한, 반도체 소자의 속도는 게이트 전극의 CD 즉, 게이트 전극의 길이(L)가 짧을수록, 채널 길이가 짧을수록 증가하게 된다.In addition, the speed of the semiconductor device increases as the CD of the gate electrode, that is, the length L of the gate electrode is shorter and the channel length is shorter.
반면에, 게이트 전극의 CD가 작아지면 게이트 폴리실리콘의 저항이 증가하므로 RC 딜레이에 의한 성능(performance) 저하를 가져온다. 특히, 게이트 CD가 0.1㎛ 이하인 반도체 소자에서는 더욱더 이러한 현상이 심하된다.On the other hand, if the CD of the gate electrode decreases, the resistance of the gate polysilicon increases, resulting in performance degradation due to the RC delay. In particular, this phenomenon is further aggravated in semiconductor devices having a gate CD of 0.1 mu m or less.
그리고, 후속 콘택 형성 공정에서도 공정 마진이 줄어듦과 동시에 콘택 저항이 증가되는 문제점이 있다.Further, even in subsequent contact forming processes, there is a problem that the contact margin is increased while the process margin is reduced.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 반도체 소자의 빠른 스위칭이 가능하며, RC 딜레이에 의한 성능 저하 없이 콘택 공정의 마진을 증가시킬 수 있도록 하는 모스형 반도체 소자의 와이드 헤드 게이트 제조 방법을 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and its object is to enable fast switching of semiconductor devices, and to manufacture wide head gates of MOS semiconductor devices that can increase the margin of a contact process without degrading performance due to RC delay. To provide a way.
도 1은 종래 일반적인 모스형 반도체 소자를 개략적으로 도시한 것이고,1 schematically illustrates a conventional general MOS-type semiconductor device,
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 모스형 반도체 소자의 와이드 헤드 게이트 제조 방법을 개략적으로 도시한 것이다.2A to 2F schematically illustrate a method for manufacturing a wide head gate of a MOS semiconductor device according to an embodiment of the present invention.
상기와 같은 목적을 달성하기 위하여, 본 발명은 필드 산화막에 의해 정의된 반도체 기판의 활성 영역에 게이트 산화막을 형성하는 단계와, 상기 반도체 기판 상부 전면에 게이트 전극 형성을 위한 제 1도전막과 제 1도전막에 비해 식각율이 낮은 제 2도전막을 적층하여 형성하는 단계와, 상기 제 2도전막 상부에 게이트 전극 형성을 위한 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴을 마스크로 상기 제 2도전막과 제 1도전막, 게이트 산화막을 건식 식각에 의해 이방성 식각하는 단계와, 상기 이방성 식각된 상기 제 2도전막과 제 1도전막, 게이트 산화막을 건식 식각에 의해 등방성 과도 식각하는 단계와, 상기 게이트 패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a method for forming a gate oxide film on an active region of a semiconductor substrate defined by a field oxide film, and a first conductive film and a first conductive film for forming a gate electrode on the entire upper surface of the semiconductor substrate. Stacking and forming a second conductive film having a lower etch rate than that of the conductive film, forming a gate pattern for forming a gate electrode on the second conductive film, and using the gate pattern as a mask for the second conductive film And anisotropically etching the first conductive film and the gate oxide film by dry etching, and isotropically etching the second conductive film, the first conductive film, and the gate oxide film that have been anisotropically etched by dry etching, and Removing the pattern.
상기에서 건식 식각은 RIE를 이용하는 것이 바람직하다.In the dry etching, it is preferable to use RIE.
또한, 상기 제 1도전막으로 폴리 Si1-XGeX박막을 이용하며, 상기 제 2도전막으로 폴리실리콘을 이용하는 것이 바람직하다.In addition, it is preferable to use a poly Si 1-X Ge X thin film as the first conductive film, and to use polysilicon as the second conductive film.
또한, 상기 폴리 Si1-XGeX박막의 식각율을 조절하기 위하여 상기 폴리 Si1-XGeX박막에서 Ge의 성분비 X를 조절하거나, 식각 시간을 조절하는 것이 바람직하다.In addition, it is preferred to control the component ratio of Ge X or controlling the etching time in the poly-Si 1-X Ge X thin film in order to control the etch rate of the poly Si 1-X Ge X film.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 모스형 반도체 소자의 와이드 헤드 게이트 제조 방법을 개략적으로 도시한 것이다.2A to 2F schematically illustrate a method for manufacturing a wide head gate of a MOS semiconductor device according to an embodiment of the present invention.
먼저 도 2a에 도시한 바와 같이, LOCOS 공정이나 STI 공정에 의해 반도체 기판(11)의 필드 영역(field area)에 필드 산화막(12)을 형성하여 반도체 소자가 형성될 활성 영역을 정의한다. 그리고, 반도체 기판(11)을 열산화하여 반도체 기판(11)의 활성 영역 상부에 게이트 산화막(13)을 형성한다.First, as shown in FIG. 2A, a field oxide film 12 is formed in a field area of the semiconductor substrate 11 by a LOCOS process or an STI process to define an active region where a semiconductor device is to be formed. The semiconductor substrate 11 is thermally oxidized to form a gate oxide film 13 over the active region of the semiconductor substrate 11.
그 다음 도 2b에 도시한 바와 같이, 게이트 산화막(13)이 형성된 반도체 기판(11) 상부 전면에 게이트 전극 형성을 위한 제 1도전막, 바람직하게는 폴리 Si1-XGeX박막(14)을 증착한다. 그리고, 증착된 폴리 Si1-XGeX박막(14)의 저항을 줄여주기 위하여 N형 또는 P형의 불순물을 이온 주입한다. 이때, 폴리 Si1-XGeX박막(14)의 불순물 도핑(doping)은 이온 주입과는 달리 폴리 Si1-XGeX박막(14)의 증착시 인시투(in-situ) 공정에 의해 수행할 수도 있다.Next, as shown in FIG. 2B, the first conductive film for forming the gate electrode, preferably the poly Si 1-X Ge X thin film 14, is formed on the entire upper surface of the semiconductor substrate 11 on which the gate oxide film 13 is formed. Deposit. In order to reduce the resistance of the deposited poly Si 1-X Ge X thin film 14, N-type or P-type impurities are ion implanted. In this case, performed by the poly-Si 1-X Ge X membrane (14) impurity-doped (doping) is ion contrast injection and a poly Si 1-X Ge X film deposition during in-situ (in-situ) of the 14 steps of You may.
그 다음 도 2c에 도시한 바와 같이, 폴리 Si1-XGeX박막(14) 상부 전면에 제 1도전막에 비해 식각율이 낮은 게이트 전극 형성을 위한 제 2도전막, 바람직하게는 폴리실리콘(15)을 증착하고, 폴리실리콘(15) 상부에 게이트 패턴(16)을 형성한다. 이때, 게이트 패턴(16)은 일 예로 폴리실리콘(15) 상부에 포토레지스터를 증착하고, 게이트 패턴이 형성된 마스크로 노광 현상하여 게이트 패턴(16)을 형성한다.Next, as shown in FIG. 2C, a second conductive film for forming a gate electrode having a lower etch rate than that of the first conductive film on the upper surface of the poly Si 1-X Ge X thin film 14, preferably polysilicon ( 15), and a gate pattern 16 is formed on the polysilicon 15. In this case, for example, the gate pattern 16 may be formed by depositing a photoresist on the polysilicon 15 and exposing and developing the gate pattern 16 using a mask in which the gate pattern is formed.
그 다음 도 2d에 도시한 바와 같이, 게이트 패턴(16)을 마스크로 폴리실리콘(15)과 폴리 Si1-XGeX박막(14), 게이트 산화막(13)을 건식 식각, 바람직하게는 RIE(reactive ion etch)에 의한 이방성(anisotropic) 식각을 하여 게이트 패턴(16)과 동일한 길이를 가지도록 한다.2D, the polysilicon 15, the poly Si 1-X Ge X thin film 14, and the gate oxide film 13 are dry etched, preferably RIE, using the gate pattern 16 as a mask. Anisotropic etching by reactive ion etch is performed to have the same length as the gate pattern 16.
그 다음 도 2e에 도시한 바와 같이, RIE에 의해 이방성 식각된 폴리실리콘(15)과 폴리 Si1-XGeX박막(14), 게이트 산화막(13)을 건식 식각, 바람직하게는 RIE에 의한 등방성(isotropic) 과도 식각(over etch)을 한다. 그러면, 폴리 Si1-XGeX박막(14)의 패턴 길이(LG)가 폴리실리콘(15)의 패턴 길이(LH)보다 작게 즉, 폴리 Si1-XGeX박막(14)의 CD(LG)가 폴리실리콘(15)의 CD(LH)보다 작게 된다.Then, as shown in FIG. 2E, the polysilicon 15 anisotropically etched by RIE, the poly Si 1-X Ge X thin film 14, and the gate oxide film 13 are dry etched, preferably isotropic by RIE. (isotropic) over etch. Then, the poly-Si 1-X Ge X thin film 14 pattern length (L G), the polysilicon 15, the pattern length smaller that is, the poly Si 1-X Ge X thin film 14 than the (L H) of a CD (L G ) is smaller than the CD (L H ) of the polysilicon 15.
이것은 RIE에 의한 등방성 과도 식각에서 폴리 Si1-XGeX박막(14)이 폴리실리콘(15)에 비하여 식각율이 빠르므로 폴리실리콘(15)의 CD보다 폴리 Si1-XGeX박막(14)의 CD가 작게 된다.This poly-Si 1-X Ge X membrane (14) is a poly Si 1-X Ge X membrane (14 than the CD of the polysilicon 15. Since the fast etch rate than the polysilicon 15 in the isotropic excessively etched by RIE ) CD becomes small.
일반적으로 폴리 Si1-XGeX박막(14)과 폴리실리콘(15)의 식각 선택비는 10:1정도이며, 폴리 Si1-XGeX박막(14)의 식각율은 Ge의 성분비 X에 따라 다음의 수학식 2와 같이 된다.In general, the etch selectivity of the poly Si 1-X Ge X thin film 14 and the polysilicon 15 is about 10: 1, and the etch rate of the poly Si 1-X Ge X thin film 14 is equal to the component ratio X of Ge. Therefore, the following equation (2) is obtained.
수학식 2에서 RSi는 폴리실리콘의 식각율이며, RGe는 폴리 Ge의 식각율이다.In Equation 2, R Si is an etching rate of polysilicon, and R Ge is an etching rate of poly Ge.
실제 반도체 소자의 생산 과정에서 ΔL = LH- LG의 정확한 조절이 매우 중요하다. 따라서, 수학식 2에서 Ge의 성분비 X를 다르게 하면 폴리 Si1-XGeX박막(14)과 폴리실리콘(15)의 식각 선택비가 선형적으로 증가하므로 ΔL의 정확한 조절이 가능하게 된다.In actual production of semiconductor devices, the precise control of ΔL = L H -L G is very important. Therefore, if the component ratio X of Ge in Equation 2 is different, the etching selectivity of the poly Si 1-X Ge X thin film 14 and the polysilicon 15 increases linearly, thereby enabling accurate control of ΔL.
그리고, ΔL을 조절하는 또 다른 방법으로는 래터럴(lateral) 식각율의 시간 의존 관계를 구하여 등방성 과도 식각시 식각 시간을 조절함으로써 조절 가능하게 된다.As another method of controlling ΔL, it is possible to obtain a time-dependent relationship between lateral etching rates and to adjust the etching time during isotropic transient etching.
또한, 폴리 Si1-XGeX박막(14)의 빌트 인 포텐셜(built in potential)은 다음의 수학식 3과 같이 나타낼 수 있다.In addition, the built-in potential of the poly Si 1-X Ge X thin film 14 may be expressed by Equation 3 below.
따라서, 하부 게이트 전극으로 폴리실리콘에 비하여 빌트 인 포텐셜이 낮은 폴리 Si1-XGeX박막을 사용하므로 반도체 소자의 동작 전압을 낮출 수 있다.Accordingly, since the poly Si 1-X Ge X thin film having low built-in potential is used as the lower gate electrode, the operating voltage of the semiconductor device can be lowered.
그 다음 도 2f에 도시한 바와 같이, 폴리실리콘(15) 상부의 게이트 패턴(16)을 제거한 후, 게이트 전극(13, 14, 15)을 열산화하여 게이트 전극 표면에 폴리 산화막(17)을 형성하고, 게이트 전극(13, 14, 15)을 마스크로 반도체 기판(11)에 P형 또는 N형의 불순물을 저농도로 이온 주입하여 LDD(18)를 형성한다. 이후, 반도체 기판(11) 상부 전면에 질화막을 증착하고, 질화막이 게이트 전극(13, 14, 15) 측벽에만 남도록 질화막을 건식 식각하여 스페이서(19)를 형성한다. 그 다음 게이트 전극(13, 14, 15)과 스페이서(19)를 마스크로 LDD(18)와 동일 도전형의 불순물을 고농도로 이온 주입하여 소스/드레인(20)을 형성함으로써 모스형 반도체 소자를 제조한다.Next, as shown in FIG. 2F, after the gate pattern 16 on the polysilicon 15 is removed, the gate electrodes 13, 14, and 15 are thermally oxidized to form a poly oxide film 17 on the gate electrode surface. The LDD 18 is formed by ion implanting P-type or N-type impurities at low concentration into the semiconductor substrate 11 using the gate electrodes 13, 14, and 15 as a mask. Thereafter, a nitride film is deposited on the entire upper surface of the semiconductor substrate 11, and the nitride film is dry-etched so that the nitride film remains only on the sidewalls of the gate electrodes 13, 14, and 15 to form a spacer 19. Next, a MOS-type semiconductor device is fabricated by ion implanting impurities of the same conductivity type as that of the LDD 18 at high concentration using the gate electrodes 13, 14, 15 and the spacer 19 as a mask to form a source / drain 20. do.
이와 같이 본 발명은 게이트 길이가 0.1㎛ 이하인 반도체 소자에서 나타날 수 있는 게이트 폴리 저항의 증가를 게이트 전극의 헤드 길이를 길게 함으로써 줄일 수 있으며, 게이트 전극의 헤드 길이를 길게 함으로써 후속 콘택 공정에서의 공정 마진을 확보할 수 있다. 또한, 게이트 전극의 하부 길이를 줄임으로써 모스 캐패시턴스를 줄여 반도체 소자의 빠른 스위칭 동작이 가능하도록 하며, 게이트 전극의 하부 길이를 줄임으로써 반도체 소자의 고 성능화 및 고 스피드화가 가능하게 된다.As such, the present invention can reduce the increase in gate poly resistance that may occur in a semiconductor device having a gate length of 0.1 μm or less by increasing the head length of the gate electrode, and process margin in subsequent contact processes by lengthening the head length of the gate electrode. Can be secured. In addition, by reducing the lower length of the gate electrode, it is possible to reduce the MOS capacitance to enable fast switching operation of the semiconductor device, and by reducing the lower length of the gate electrode, high performance and high speed of the semiconductor device are possible.
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