KR20020007606A - Semiconductor memory device having 2 bank shared IO scheme - Google Patents

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Abstract

PURPOSE: A semiconductor memory device having 2 bank shared input/output structure is provided, which has an increased sensing speed at a high frequency by reducing a loading of an input/output line, and makes it easy to design a sense amplifier by reducing a length of the input/output line. CONSTITUTION: The semiconductor memory device comprises the first and the second memory bank where a plurality of memory cells are arranged, and the first multiplexer connecting a common input/output line and the first input/output line inputting/outputting data to/from the selected memory cells of the first memory bank. And the second multiplexer connects the common input/output line with the second input/output line inputting/outputting data to/from the selected memory cells of the second memory bank. And an input/output sense amplifier(107) senses and amplifies data being inputted/output through the common input/output line. The first and the second memory bank are activated selectively.

Description

2뱅크 공유된 입출력 구조를 갖는 반도체 메모리장치{Semiconductor memory device having 2 bank shared IO scheme}Semiconductor memory device having a 2-bank shared input / output structure {Semiconductor memory device having 2 bank shared IO scheme}

본 발명은 메모리 장치에 관한 것으로서, 특히 2 뱅크(Bank)를 공유하는 IO라인을 갖는 메모리 장치에 관한 것이다.The present invention relates to a memory device, and more particularly to a memory device having an IO line sharing two banks.

그 동안 메모리 장치는 주로 고집적화 및 이에 기반한 대용량화에 중점을 두고 발전되어 왔으며, 한편 컴퓨터 시스템의 중심이 되는 중앙처리 장치는 주로 고속화에 중점을 두고 발전되어 왔다. 그 결과 컴퓨터 시스템에서 중앙처리 장치와 메모리 장치간의 동작 속도의 차이가 점점 더 커지고 있으며, 최근에는 메모리 장치의 동작속도가 전체 컴퓨터 시스템의 성능을 제한하는 주요요인이 되고 있다.In the meantime, memory devices have been developed mainly with high integration and large capacity based on them, while central processing devices, which are the core of computer systems, have been developed with emphasis on high speed. As a result, the difference in the operating speed between the central processing unit and the memory device in a computer system is increasing. Recently, the operating speed of the memory device has become a major factor limiting the performance of the entire computer system.

이에 따라 컴퓨터 시스템의 동작속도를 향상시키기 위해 고속 메모리 장치에 대한 연구뿐만 아니라 고성능 메모리 시스템에 대한 연구가 계속되고 있다. 고성능 메모리 시스템이란 단위시간에 더 많은 데이터를 입출력할 수 있는 메모리 구성 방법을 의미한다. 메모리 시스템의 고속화를 위해서는 무엇보다도 먼저 고속 메모리 장치가 개발되어야 하지만 이와 함께 메모리 장치와 이의 외부를 연결하는 입출력 이터페이스를 고속화할 수 있는 버스의 구조도 매우 중요하다.Accordingly, researches on high performance memory systems as well as researches on high speed memory devices have continued to improve the operation speed of computer systems. The high performance memory system refers to a memory configuration method that can input and output more data in a unit time. First of all, a high speed memory device must be developed for the high speed of the memory system, but the structure of the bus that can speed up the input / output interface connecting the memory device and the outside thereof is also very important.

도 1은 종래의 디램(Dynamic Random Acce ss Memory 이하 'DRAM' 이라 한다.)의 입출력 라인(Input/ Output Line)구조를 갖는 반도체 메모리 장치를 나타내는 블락도이다.FIG. 1 is a block diagram illustrating a semiconductor memory device having an input / output line structure of a conventional DRAM (DRAM).

도 1을 참조하면, 일반적으로 반도체 메모리 장치는 다수개의 뱅크(101A 내지 101D)로 구성되며 각각의 뱅크(bank)는 독립하여 데이터를 입출력 할수 있는 구조를 가진다. 각각의 뱅크는 다수개의 메모리 셀(memory cell: MC)들을 가진다. 그리고 로우 어드레스와 컬럼어드레스에 의하여 특정한 메모리 셀(MC)이 선택된다. 선택된 메모리 셀의 데이터는 비트 라인 쌍(BL, BLB)을 거쳐 비트라인 감지증폭기 (103)에 전달된다.Referring to FIG. 1, a semiconductor memory device generally includes a plurality of banks 101A to 101D, and each bank has a structure capable of inputting and outputting data independently. Each bank has a plurality of memory cells (MCs). The specific memory cell MC is selected by the row address and the column address. Data of the selected memory cell is transferred to the bit line sense amplifier 103 via the bit line pairs BL and BLB.

비트라인 감지증폭기(103)에 전달된 메모리 셀의 데이터는 액티브된 컬럼 선택 라인(column select line: 미 도시)에 의하여 로컬 데이터 입출력 라인(localdata input/ output line 이하 'LIO' 라 한다.)으로 이동한다. 이동된 LIO 라인의 데이터는 멀티플렉서(multiplexer 이하 'MUX'라 한다; 105)를 거쳐 전 뱅크(101A 내지 101D)를 공유하는 글로벌 입출력 라인(global input output line 이하 'GIO' 라인이라 한다.) 으로 이동하고 입출력 인터페이스(130)내에 있는 입출력 감지 증폭기(input output sense amplifier; 107)에서 증폭된다. 이 입출력 감지증폭기 (107)에서 증폭된 데이터는 입출력 인터페이스내의 출력 버퍼(도 3의 113참조)를 통하여 외부로 출력된다.Data of the memory cell transferred to the bit line sense amplifier 103 is moved to a local data input / output line (hereinafter referred to as 'LIO') by an active column select line (not shown). do. The data of the moved LIO line is moved to a global input / output line (hereinafter referred to as a 'GIO' line) that shares all banks 101A to 101D via a multiplexer (105). And is amplified by an input output sense amplifier 107 in the input / output interface 130. The data amplified by the input / output sense amplifier 107 is output to the outside through an output buffer (see 113 in FIG. 3) in the input / output interface.

이와 같이 글로벌 입출력(GIO)라인은 전 뱅크(101A 내지 101D)를 공유한다. 따라서 GIO라인의 로딩(loading)이 증가하여 감지증폭기의 감지속도(sensing speed)가 감소한다. 또한 전류 입출력 감지증폭기(current IO sesnse amplifier; 미 도시)를 사용하는 디램(Dynamic Random Access Memory; DRAM)에서는 MUX(105A)가 부하 전류(load current)를 흘려주기 때문에, 상기 MUX(105A)로 부터의 거리에 따라 감지 증폭기의 이득(gain)값에 차이가 크다.In this way, the global input / output (GIO) lines share the entire banks 101A to 101D. Therefore, the loading of the GIO line is increased, thereby reducing the sensing speed of the sensing amplifier. In addition, in a dynamic random access memory (DRAM) that uses a current IO input amplifier (not shown), since the MUX 105A flows a load current, the MUX 105A is supplied from the MUX 105A. The gain value of the sense amplifier is large depending on the distance of.

따라서 GIO라인이 길어지면 감지 증폭기의 설계가 어려워지는 문제점이 있다. 즉 MUX에서 가장 먼 감지 증폭기에서 충분한 이득을 얻도록 설계하면, MUX에서 가장 가까운 쪽의 감지 증폭기의 이득이 커져 감지 증폭기가 오동작을 일으킬 수 있으며, 이득이 크면 고주파수에서 동작이 어려워지는 문제점이 있다.Therefore, a long GIO line has a problem that it is difficult to design the sense amplifier. That is, if the gain is designed to get sufficient gain from the sense amplifier farthest from the MUX, the gain of the sense amplifier closest to the MUX increases, which may cause the sense amplifier to malfunction. If the gain is large, the operation becomes difficult at high frequencies.

본 발명이 이루고자 하는 기술적 과제는 입출력 라인의 로딩을 줄여 고주파수에서도 감지속도가 증가된 반도체 메모리 장치를 제공하는 것이다.An object of the present invention is to provide a semiconductor memory device in which the detection speed is increased even at a high frequency by reducing the loading of input and output lines.

본 발명이 이루고자 하는 다른 기술적 과제는 다른 목적은 입출력 라인의 길이를 감소시켜 감지 증폭기의 설계를 용이하게 하는 반도체 메모리 장치를 제공하는 것이다.Another object of the present invention is to provide a semiconductor memory device that facilitates the design of the sense amplifier by reducing the length of the input and output lines.

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS In order to better understand the drawings used in the detailed description of the invention, a brief description of each drawing is provided.

도 1 종래의 DRAM의 입출력 라인구조를 갖는 반도체 메모리 장치를 나타내는 블락도이다.1 is a block diagram illustrating a semiconductor memory device having an input / output line structure of a conventional DRAM.

도 2는 본 발명에 의한 DRAM의 입출력 라인구조를 갖는 반도체 메모리 장치의 바람직한 일 실시예를 나타내는 블락도이다.2 is a block diagram illustrating a preferred embodiment of a semiconductor memory device having an input / output line structure of a DRAM according to the present invention.

도 3은 본 발명에 의한 DRAM의 입출력 라인구조를 갖는 반도체 메모리 장치의 데이터의 흐름을 나타내는 블락도이다.3 is a block diagram showing the flow of data in a semiconductor memory device having an input / output line structure of a DRAM according to the present invention.

상기 기술적 과제를 달성하기 위하여, 복수개의 메모리 셀들이 배열되는 제 1메모리 뱅크, 복수개의 메모리 셀들이 배열되는 제 2메모리 뱅크, 상기 제 1메모리 뱅크의 선택된 소정의 상기 메모리 셀들에 데이터를 입출력하는 제 1입출력라인과 공유 입출력 라인을 연결하는 제 1멀티플렉서, 상기 제 2메모리 뱅크의 선택된 소정의 상기 메모리 셀들에 데이터를 입출력하는 제 2입출력라인과 상기 공유 입출력 라인을 연결하는 제 2멀티플렉서, 및 상기 공유 입출력 라인을 통해 입출력 되는 데이터를 감지 증폭하는 입출력 감지증폭기를 구비하고, 상기 제 1메모리 뱅크와 상기 제 2메모리 뱅크는 선택적으로 활성화 되는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.In order to achieve the above technical problem, a first memory bank in which a plurality of memory cells are arranged, a second memory bank in which a plurality of memory cells are arranged, and an input / output data to and from the selected predetermined memory cells of the first memory bank. A first multiplexer connecting the first input / output line and the shared input / output line, a second multiplexer connecting the shared input / output line to the second input / output line for inputting / outputting data into the selected predetermined memory cells of the second memory bank, and the sharing A semiconductor memory device is provided, comprising: an input / output sensing amplifier configured to sense and amplify data input / output through an input / output line, and wherein the first memory bank and the second memory bank are selectively activated.

상기 반도체 메모리 장치는 상기 공유 입출력 라인과 상기 제 1 또는 제 2 입출력라인 사이에 상기 메모리 셀로 기입되는 데이터를 구동하는 기입드라이버를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.The semiconductor memory device may further include a write driver configured to drive data written into the memory cell between the shared input / output line and the first or second input / output lines.

또한, 상기 반도체 메모리 장치는 데이터 독출동작시 상기 입출력 감지증폭기의 출력을 출력버퍼로 전송하고, 데이터 기입동작시 입력버퍼를 통해 입력되는 데이터를 상기 기입드라이버로 전송하는 멀티플렉서를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치가 제공된다.The semiconductor memory device may further include a multiplexer configured to transmit an output of the input / output sense amplifier to an output buffer during a data read operation, and to transmit data input through an input buffer to the write driver during a data write operation. A semiconductor memory device is provided.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부도면 및 첨부도면에 기재된 내용을 참조하여야만 한다.In order to fully understand the present invention, the operational advantages of the present invention, and the objects achieved by the practice of the present invention, reference should be made to the accompanying drawings which illustrate preferred embodiments of the present invention.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로서 본 발명이 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.BEST MODE Hereinafter, the present invention will be described in detail with reference to the accompanying drawings. Like reference numerals in the drawings denote like elements.

도 2는 본 발명에 의한 DRAM의 입출력 라인 구조를 갖는 반도체 메모리 장치의 바람직한 일 실시예를 나타내는 블락도이다. 도 3은 본 발명에 의한 DRAM의 입출력 라인구조를 갖는 반도체 메모리 장치의 데이터의 입출력의 흐름을 나타내는 블락도이다.2 is a block diagram illustrating a preferred embodiment of a semiconductor memory device having an input / output line structure of a DRAM according to the present invention. 3 is a block diagram showing the flow of data in and out of a semiconductor memory device having an input / output line structure of a DRAM according to the present invention.

예를 들어, 4뱅크를 가지는 DRAM에 있어서 하나의 감지 증폭기(107)가 모든 뱅크(101)를 공유하도록 GIO라인을 구성하는 도 1의 기술과는 달리, 본 발명의 일 실시예인 도 2를 참조하면, 감지 증폭기(107A)는 2뱅크(101A 및 101A' )만 공유한다. 이렇게 구성하면 모든 뱅크를 공유하기 위해 배치되었던 도 1의 글로벌 입출력 (GIO)라인의 길이가 줄어들어 상기 글로벌 입출력(GIO)라인의 로딩이 감소한다.For example, in contrast to the technique of FIG. 1 in which a sense amplifier 107 configures a GIO line so that one sense amplifier 107 shares all banks 101 in a DRAM having four banks, see FIG. 2, which is an embodiment of the present invention. In other words, sense amplifier 107A shares only two banks 101A and 101A '. This configuration reduces the length of the global input / output (GIO) line of FIG. 1, which has been arranged to share all banks, thereby reducing the loading of the global input / output (GIO) line.

또한 감지 증폭기의 감지 속도가 빨라져 입출력 주파수를 높일수 있고, 상기 MUX(105A 또는 105A')에서 감지 증폭기(107A)까지의 거리 차이가 작아지기 때문에 감지증폭기 간(107A 또는 107B)의 이득차이가 줄어들어 설계가 용이해진다.In addition, the sense amplifier speeds up the input and output frequency, and the difference in distance from the MUX 105A or 105A 'to the sense amplifier 107A is reduced, resulting in a reduction in gain difference between the sense amplifiers 107A or 107B. Becomes easy.

본 명세서에서는 설명의 편의상 뱅크 1(101A)내의 한쌍의 메모리 셀(MC)과 한쌍의 비트라인(BL, BLB)과 비트라인 센스엠프(103) 및 로컬 입출력 라인쌍(LIO,LIOB)만을 대표적으로 도시하고 설명한다.In the present specification, for convenience of description, only a pair of memory cells MC, a pair of bit lines BL and BLB, a bit line sense amplifier 103, and a local input / output line pair LIO and LIOB are representatively illustrated. Illustrated and explained.

로우 어드레스(row address)에 의하여 한 쌍의 워드라인(word lines; WL0, WL1)이 활성화되고, 컬럼어드레스(column address)에 의하여 한 쌍의 비트라인(bit lines; BL, BLB)이 활성화되면, 뱅크 1(101A)내의 특정한 메모리 셀(MC)이 선택된다. 선택된 메모리 셀(MC)의 데이터는 한 쌍의 비트 라인(BL, BLB)을 거쳐 비트라인 감지증폭기(103)에 전달된다. 이 감지 증폭기(103)에 의하여 증폭된 데이터는 제 1MUX(105A)를 거쳐 2뱅크(예컨데 101A 및 101A')만 공유하는 한 쌍의 입출력 라인(SGIO, SGIOB)으로 이동한다. 한 쌍의 입출력 라인(SGIO, SGIOB)에 실린 데이터는 입출력 인터페이스(130)의 센스엠프(107A)를 통하여 외부로 출력된다. 도 3을 참조하면, 입출력 인터페이스는 입출력 센스엠프(input output sense amplifier; 107), 기입드라이버 (write driver; 109), 입력버퍼(input buffer; 115), 및 출력버퍼(output buffer; 113) 등으로 구성된다.When a pair of word lines (WL0, WL1) are activated by a row address, and a pair of bit lines (BL, BLB) is activated by a column address, The specific memory cell MC in bank 1 101A is selected. Data of the selected memory cell MC is transferred to the bit line sense amplifier 103 via a pair of bit lines BL and BLB. The data amplified by the sense amplifier 103 travels through a first MUX 105A to a pair of input / output lines SGIO and SGIOB sharing only two banks (eg, 101A and 101A '). Data loaded on the pair of input / output lines SGIO and SGIOB is output to the outside through the sense amplifier 107A of the input / output interface 130. Referring to FIG. 3, the input / output interface may include an input output sense amplifier 107, a write driver 109, an input buffer 115, an output buffer 113, and the like. It is composed.

도 3은 본 발명에 의한 DRAM의 입출력 라인구조를 갖는 반도체 메모리 장치의 하나의 뱅크(101A)와 입출력 인터페이스(130)간에 데이터의 입출력의 흐름을 나타내는 블락도이다.3 is a block diagram showing the flow of data input and output between one bank 101A and an input / output interface 130 of a semiconductor memory device having a DRAM input / output line structure according to the present invention.

먼저 도 3을 참조하여 데이터의 독출경로(read path)를 설명한다. 로우 및 컬럼어드레스에 의하여 선택된 메모리 셀(MC)의 데이터는 한 쌍의 비트 라인(BL, BLB)을 거쳐 비트라인 감지증폭기(103)에 전달된다.First, a read path of data will be described with reference to FIG. 3. Data of the memory cells MC selected by the row and column addresses is transferred to the bit line sense amplifier 103 via the pair of bit lines BL and BLB.

감지증폭기(103)에 의하여 증폭된 데이터는 입출력 멀티플렉서인 제 1MUX (105)를 거쳐 2뱅크(예컨데 101A 및 101B)만 공유하는 한 쌍의 입출력 라인(SGIO,SGIOB)을 통하여 입출력 감지증폭기(107)에서 증폭된다. 입출력 감지증폭기(107)에서 증폭된 데이터는 제 2의 멀티플렉서(111)를 통하여 모든 뱅크(뱅크 1 내지 뱅크 4; 101)를 공유하는 입출력 라인(SDIO)으로 이동한다. 모든 뱅크를 공유하는 입출력 라인(SDIO)으로 이동한 데이터는 출력버퍼(113)을 통하여 외부로 출력된다.The data amplified by the sense amplifier 103 is passed through the first MUX 105, which is an input / output multiplexer, through a pair of input / output lines SGIO and SGIOB sharing only two banks (for example, 101A and 101B). Is amplified in. The data amplified by the input / output sense amplifier 107 moves to the input / output line SDIO sharing all the banks (banks 1 to 4) 101 through the second multiplexer 111. Data moved to the input / output line SDIO sharing all banks is output to the outside through the output buffer 113.

계속하여, 도 3을 참조하여 데이터의 기입경로(write path)를 설명한다. 입력버퍼(115)에서 버퍼링된 데이터는 모든 뱅크를 공유하는 입출력(SDIO)라인으로 전달된다. 상기 SDIO라인으로 전달된 입력 데이터는 제 2멀티플렉서(111)를 통하여 SGIO라인쌍으로 전달된다. SGIO라인쌍으로 전달된 데이터는 기입드라이버(109)를 통하여 LIO, LIOB 라인쌍으로 전달되어 반도체 메모리장치의 특정한 메모리 셀에 기입된다.Subsequently, a write path of data will be described with reference to FIG. 3. Data buffered in the input buffer 115 is transferred to input / output (SDIO) lines sharing all banks. The input data transferred to the SDIO line is transferred to the SGIO line pair through the second multiplexer 111. The data transferred to the SGIO line pair is transferred to the LIO and LIOB line pair through the write driver 109 and written to a specific memory cell of the semiconductor memory device.

도 3을 참조하면 비트 라인쌍(BL, BLB), 로컬 입출력라인쌍(LIO, LIOB) 및 두 뱅크만 공유하는 입출력 라인쌍(SGIO, SGIOB)의 신호는 차동 신호(differential signal)이며, 모든 뱅크(101)를 공유하는 입출력(SDIO)라인 및 입출력 감지 증폭기 (107)의 출력신호는 단일 신호(single ended signal)이다.Referring to FIG. 3, the signals of the bit line pairs BL and BLB, the local input / output line pairs LIO and LIOB, and the input / output line pairs SGIO and SGIOB sharing only two banks are differential signals, and all banks. The output signals of the input / output (SDIO) line and input / output sense amplifier 107 sharing the 101 are a single ended signal.

본 발명은 도면에 도시된 일실시예를 참고로 설명되었으며 이는 예시적인 것에 불과하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진자라면 본 명세서로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해 할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구 범위의 기술적 사상에 의해 정해져야 할 것이다.The present invention has been described with reference to one embodiment shown in the drawings, which are merely exemplary, and various modifications and equivalent other embodiments of the present invention are possible to those skilled in the art to which the present invention pertains. Will understand. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.

본 발명에 의하면 입출력 라인의 로딩이 감소하여 감지 증폭기의 감지 속도가 증가한다. 따라서 입출력 주파수를 높일 수 있고 감지 증폭기의 설계가 용이하게 될 수 있다.According to the present invention, the loading of the input / output lines is reduced, thereby increasing the detection speed of the sense amplifier. Therefore, the input / output frequency can be increased and the design of the sense amplifier can be facilitated.

Claims (3)

복수개의 메모리 셀들이 배열되는 제 1메모리 뱅크;A first memory bank in which a plurality of memory cells are arranged; 복수개의 메모리 셀들이 배열되는 제 2메모리 뱅크;A second memory bank in which a plurality of memory cells are arranged; 상기 제 1메모리 뱅크의 선택된 소정의 상기 메모리 셀들에 데이터를 입출력하는 제 1입출력라인과 입출력 라인을 연결하는 제 1멀티플렉서;A first multiplexer configured to connect an input / output line and a first input / output line for inputting / outputting data to the selected predetermined memory cells of the first memory bank; 상기 제 2메모리 뱅크의 선택된 소정의 상기 메모리 셀들에 데이터를 입출력하는 제 2입출력라인과 상기 입출력 라인을 연결하는 제 2멀티플렉서; 및A second multiplexer connecting the input / output line with a second input / output line for inputting and outputting data to the selected predetermined memory cells of the second memory bank; And 상기 입출력 라인을 통해 입출력 되는 데이터를 감지 증폭하는 입출력 감지증폭기를 구비하고,An input / output sensing amplifier configured to sense and amplify data input / output through the input / output line, 상기 제 1메모리 뱅크와 상기 제 2메모리 뱅크는 선택적으로 활성화 되는 것을 특징으로 하는 반도체 메모리 장치.And the first memory bank and the second memory bank are selectively activated. 제 1항에 있어서, 상기 반도체 메모리 장치는The semiconductor memory device of claim 1, wherein the semiconductor memory device comprises: 상기 입출력 라인과 상기 제 1 또는 제 2입출력라인 사이에 상기 메모리 셀로 기입되는 데이터를 구동하는 기입드라이버를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a write driver for driving data written into the memory cell between the input / output line and the first or second input / output line. 제 2항에 있어서, 상기 반도체 메모리 장치는,The semiconductor memory device of claim 2, wherein the semiconductor memory device comprises: 데이터 독출동작시 상기 입출력 감지 증폭기의 출력을 출력버퍼로 전송하고In the data read operation, the output of the input / output sense amplifier is transmitted to the output buffer. 데이터 기입동작시 입력버퍼를 통해 입력되는 데이터를 상기 기입드라이버로 전송하는 멀티플렉서를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.And a multiplexer for transferring data input through an input buffer to the write driver during a data write operation.
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