KR20020004229A

KR20020004229A - Apparatus for loading detection of FPGA EPLD

Info

Publication number: KR20020004229A
Application number: KR1020000037938A
Authority: KR
Inventors: 오정훈; 김시덕; 박수현; 김세연
Original assignee: 박종섭; 주식회사 하이닉스반도체
Priority date: 2000-07-04
Filing date: 2000-07-04
Publication date: 2002-01-16
Also published as: KR100369630B1

Abstract

PURPOSE: An apparatus for detecting the loading of FPGA(Field Programmable Gate Array) EPLDs(Erasable Programmable Logic Devices) is provided to make a plurality of FPGA EPLDs loaded at one serial PROM, without the collision of data and clocks, and to detect a loading-failed FPGA EPLD through a CPU. CONSTITUTION: In case that a plurality of FPGA EPLDs(10) having the same function are used, all the FPGA EPLDs(10) are configured as a master mode. The clock path is configured so that a serial PROM(20) can be connected with one FPGA EPLD(10). The data path is configured so that the serial PROM(20) can be connected with all the FPGA EPLDs(10). Data loading complete signals are transferred to a CPU(40) in the form of an AND gate(30). In the event of loading failure, the CPU(40) detects a loading-failed FPGA EPLD(10) through the transferred signals and sends a reloading signal to the loading-failed FPGA EPLD(10) so that it can be reloaded.

Description

Apparatus for loading detection of FPGA EPLD

본 발명은 전자교환기에 관한 것으로서, 보다 상세하게는 같은 기능을 하는 다수의 에프피지에이 이피엘디(FPGA EPLD)를 1개의 시리얼(Serial) PROM에서로딩(loading)시 데이터나 클럭이 서로 충돌을 일으키지 않고 연결된 모든 EPLD가 정상적으로 로딩이 되도록하고 로딩이 되지 않은 EPLD를 CPU에서 검출하도록 하여 재 로딩을 하도록 함으로써 연결된 EPLD가 정상적으로 동작할 수 있도록 한 에프피지에이 이피엘디의 로딩 검출장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electronic exchange. More specifically, when a plurality of FGA EPLDs having the same function are loaded in one serial PROM, data or clocks do not conflict with each other. The present invention relates to a loading detection device of FPI APD which enables all connected EPLDs to be loaded normally and detects unloaded EPLDs in the CPU and reloads them so that the connected EPLDs can operate normally.

일반적으로 전자교환기는 이동단말기의 호 처리요구를 공중망 또는 전용망을 통해 공중전화교환망(PTSN: Public Switching Telephone Netwok)이나 AMPS(Advanced Mobile Phone Service)와 다른 통신망에 전송하여 이동통신 서비스가 이루어지도록 한 장치이다.In general, an electronic exchange device transmits a call processing request of a mobile terminal to a public switched telephone netwok (PTSN) or an advanced mobile phone service (AMPS) and another communication network through a public network or a dedicated network to enable a mobile communication service. to be.

상기 전자교환기는 RS-422 프로토콜(Protocol)로 연결되어 교환기를 전체적으로 운영하고 교환기 내부의 각 프로세서 상태를 파악하여 각 프로세서의 상태를 관리하는 워크스테이션과 다수의 에프피지에이(FPGA: Field Programmable Gate Array) 이피엘디(EPLD: Erasable Programmable Logic Device) 및 시리얼 PROM으로 구성된다.The electronic exchange is connected to the RS-422 protocol to operate the exchange as a whole and to understand the state of each processor inside the exchange and manage the state of each processor and a plurality of field programmable gate arrays (FPGAs). It consists of Erasable Programmable Logic Device (EPLD) and Serial PROM.

여기서, 상기 전자교환기는 같은 기능을 하는 다수의 FPGA EPLD가 사용될 경우, 각 EPLD 1개의 시리얼 PROM을 연결하여 동작하도록 구성하므로써 시리얼 PROM이 1개 이상 추가가 된다.Here, when a plurality of FPGA EPLDs having the same function are used, the electronic exchanger is configured to connect and operate one serial PROM of each EPLD, thereby adding one or more serial PROMs.

그러나, 1개의 시리얼 PROM을 통하여 전체 EPLD를 로딩 하도록 구성할 경우에 연결된 모든 FPGA EPLD를 마스터 모드(Master mode)로 구성하여 클럭을 같이 연결할 경우에 클럭간에 충돌이 발생하여 로딩 실패가 발생하는 문제점이 있었다.However, when configuring all EPLDs to be loaded through one serial PROM, when all connected FPGA EPLDs are configured in master mode and clocks are connected together, there is a problem that loading failures occur due to conflict between clocks. there was.

또한, 데이지 체인(daisy chain) 형식으로 구성될 때는 EPLD가 옵션(option)에 따라 마스터 모드와 슬라브 모드(slave mode)로 동작하므로 첫번째 단은 마스터 모드로 구성하고 두번째 단에 구성되는 EPLD는 슬라브 모드로 구성하는데, 상기 두번째 단에 같은 기능을 하는 다수의 EPLD가 연결될 때에 1개의 EPLD에 문제가 발생할 경우에는 같이 연결된 모든 EPLD의 로딩 실패가 발생하는 문제점이 있었다.In addition, when the daisy chain type is configured, the EPLD operates in master mode and slab mode according to options, so the first stage is configured in master mode and the second stage is configured in slab mode. When a plurality of EPLDs having the same function are connected to the second stage, when a problem occurs in one EPLD, there is a problem in that loading failure of all linked EPLDs occurs.

그리고, 특정 EPLD의 로딩 실패 여부를 검출할 수 있도록 구성되지 않았고 실패 EPLD에 대한 재 로딩에 대한 대책도 마련되지 않은 문제점이 있었다.In addition, there has been a problem in that it is not configured to detect whether a specific EPLD fails to be loaded and a countermeasure for reloading a failed EPLD is not provided.

따라서, 본 발명은 상기한 종래 기술에 따른 문제점을 해결하기 위하여 안출한 것으로 본 발명의 목적은, 같은 기능을 하는 다수의 에프피지에이 이피엘디를 데이터와 클럭의 충돌없이 1개의 시리얼 PROM에서 로딩하도록 하고 로딩 실패시 이피엘디를 CPU에서 검출하도록 함으로써 시리얼 PROM을 절약함과 아울러 문제가 발생된 이피엘디의 디버그(Debug)가 용이한 에프피지에이 이피엘디의 로딩 검출장치를 제공함에 있다.Accordingly, the present invention has been made to solve the above-described problems according to the prior art, and an object of the present invention is to load a plurality of FPI APDs that perform the same function in one serial PROM without conflict of data and clock. In addition, by saving the serial PROM by detecting the EPD in the CPU in case of a loading failure, it provides a loading detection device of FPI AEPELD which is easy to debug the EPD.

상기한 목적을 달성하기 위한 본 발명에 따른 에프피지에이 이피엘디의 로딩 검출장치의 특징은, 마스터 모드로 구성되는 다수의 FPGA EPLD와, 적어도 한개의 FPGA EPLD에 클럭신호를 인가하고 나머지 FPGA EPLD에 데이터신호를 인가하는 시리얼 PROM과, 상기 FPGA EPLD의 로딩 신호를 인가받는 앤드 게이트와, 상기 앤드 게이트에서 출력되는 로딩 신호를 인가 받고 아울러 로딩되지 않는 FPGA EPLD에 로딩 신호를 출력하는 CPU를 포함하여 구성된다.In order to achieve the above object, a feature of the FPD AEPEL loading detection apparatus according to the present invention is to apply a clock signal to a plurality of FPGA EPLDs configured in a master mode and at least one FPGA EPLD and to the remaining FPGA EPLDs. A serial PROM for applying a data signal, an AND gate receiving the loading signal of the FPGA EPLD, and a CPU receiving the loading signal output from the AND gate and outputting a loading signal to the FPGA EPLD that is not loaded. do.

도 1은 본 발명에 따른 에프피지에이 이피엘디의 로딩 검출장치의 제 1 실시예를 나타낸 블록구성도,1 is a block diagram showing a first embodiment of the FPD APD loading device of the present invention;

도 2는 본 발명에 따른 에프피지에이 이피엘디의 로딩 검출장치의 제 2 실시예를 나타낸 블록구성도이다.FIG. 2 is a block diagram showing a second embodiment of the FPD APD loading device according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10, 50 : 에프피지에이 이피엘디 20, 60 : 시리얼 PROM,10, 50: fP API 20, 60: serial PROM,

30, 70 : 앤드 게이트, 40, 80 : CPU.30, 70: AND gate, 40, 80: CPU.

이하, 본 발명에 따른 에프피지에이 이피엘디의 로딩 검출장치의 바람직한 실시예를 첨부한 도면을 참조하여 설명하면 다음과 같다.Hereinafter, with reference to the accompanying drawings, a preferred embodiment of the FP AGP loading device according to the present invention will be described.

도 1은 본 발명에 따른 에프피지에이 이피엘디의 로딩 검출장치의 제 1 실시예를 나타낸 블록구성도이다.1 is a block diagram showing a first embodiment of the FPD APD loading device of the present invention.

도 1에 도시된 바와 같이, 1단에서 다수의 같은 기능을 하는 FPGA EPLD가 연결되는 경우로서, 1단 형태의 같은 기능을 하는 다수의 FPGA EPLD(10)가 사용될 때 모든 FPGA EPLD(10)는 마스터 모드(Master mode)로 구성하되 클럭(clock)은 1개의 FPGA EPLD(10)에서 시리얼 PROM(20)과 연결되도록 하고 데이터 패스는 시리얼 PROM이 버퍼를 통하여 연결된 모든 FPGA EPLD와 연결되도록 구성하며 팬_인(Fan_in)과 팬_아웃(Fan_out)이 충분하다면 바로 연결할 수 있다.As shown in FIG. 1, when a plurality of FPGA EPLDs having the same function in the first stage are connected, when the plurality of FPGA EPLDs having the same function in the first stage are used, all the FPGA EPLDs 10 are used. The master mode is configured, but the clock is connected to the serial PROM 20 in one FPGA EPLD 10, and the data path is configured so that the serial PROM is connected to all the FPGA EPLDs connected through a buffer. If there are enough Fan_in and Fan_out, you can connect immediately.

그리고, 데이터 로딩 완료 신호는 모두 AND 게이트(30) 형태로 구성하여 로딩 완료 신호가 CPU(40)에 전달 될 수 있도록 하면서, 로딩 실패시에는 CPU(40)에서 이 신호를 읽어 어떤 FPGA EPLD(10)가 로딩 실패 인지를 확인하여 CPU(40)에서 재 로딩 신호를 보내 FPGA EPLD(10)가 재 로딩 될 수 있도록 한다.In addition, the data loading completion signal is configured in the form of an AND gate 30 so that the loading completion signal can be transmitted to the CPU 40, and when the loading fails, the CPU 40 reads this signal to read an FPGA EPLD (10). ) Checks whether the load has failed and sends the reload signal from the CPU 40 so that the FPGA EPLD 10 can be reloaded.

도 2에 도시된 바와 같이, 데이지 체인(daisy chain) 형식으로 두번째 단에서 다수의 같은 기능을 하는 FPGA EPLD(50)가 연결되는 경우로서, 첫번째 단은 마스터 모드로 구성하고 두번째 단은 슬라브 모드(slave mode)로 구성하되 FPGA EPLD 클럭과 데이터는 FPGA EPLD(50)에서 시리얼 PROM(60)과 연결되도록 한다.As shown in FIG. 2, in the case of daisy chain type FPGA EPLD 50 having a plurality of identical functions connected in the second stage, the first stage is configured as a master mode and the second stage is a slab mode ( slave mode), but the FPGA EPLD clock and data are connected to the serial PROM 60 in the FPGA EPLD 50.

여기서, 상기 첫번째 단과 두번째 단의 FPGA EPLD 클럭과 데이터의 연결은 다음과 같이 구성한다.Here, the connection of the FPGA EPLD clock and data of the first stage and the second stage is configured as follows.

먼저, 클럭 패스(clock path)는 반드시 마스터 EPLD에서 슬라브(slave) EPLD로 버퍼(buffer)를 통하여 각각의 슬라브 EPLD와 연결되도록 구성해야 마스터로 오 동작되는 EPLD에 의해 로딩 실패되는 경우가 발생하지 않는다.First, the clock path must be configured to connect with each slab EPLD from the master EPLD to the slab EPLD through a buffer so that the loading failure by the EPLD malfunctioning as the master does not occur. .

그리고, 데이터 패스는 팬_인(Fan_in), 팬_아웃(Fan_out)만 만족한다면 모두 같이 연결되도록 구성한다.The data path is configured to be connected together if only fan_in and fan_out are satisfied.

또한, 데이터 로딩 완료 신호는 마스터, 슬라브 EPLD 모두 앤드 게이트(70)형태로 구성하여 로딩 완료 신호가 CPU(80)에 전달 될 수 있도록 하면서 로딩 실패시에는 CPU(80)에서 이 신호를 읽어 어떤 FPGA EPLD(50)가 로딩 실패인지를 확인하여 CPU(80)에서 재 로딩 신호를 보내 EPLD가 재 로딩될 수 있도록 한다.In addition, the data loading completion signal is configured in the form of an end gate 70 in both master and slab EPLDs so that the loading completion signal can be transmitted to the CPU 80. The EPLD 50 checks if the loading has failed and sends a reload signal from the CPU 80 so that the EPLD can be reloaded.

이상에서 상기한 바와 같이 본 발명은 다수의 같은 기능을 하는 FPGA EPLD를 멀티 로딩할 때 1개의 시리얼 PROM만으로 회로를 구성하여 시리얼 PROM을 절약할 수 있고, 마스터 EPLD에서 다수의 슬라브 EPLD로 멀티 로딩 시 로딩 데이터 패스는 단 방향 패스이므로 연결된 EPLD가 모두 같이 사용하도록 구성하고 로딩 클럭은 각각의 FPGA EPLD에 클럭 패스를 따로 구성하여 1개의 EPLD에서 문제가 발생하여도다른 EPLD의 로딩에 영향을 주지 않도록 하는 효과가 있다.As described above, the present invention can save a serial PROM by configuring a circuit with only one serial PROM when multi-loading a plurality of FPGA EPLDs having the same function, and when multi-loading a plurality of slab EPLDs from a master EPLD. Since the loading data path is a one-way path, the connected EPLDs are configured to be used together, and the loading clock is configured separately for each FPGA EPLD so that the problem of one EPLD does not affect the loading of another EPLD. There is.

또한, FPGA EPLD가 옵션에 따라 클럭이 마스터와 슬라브로 동작을 할 수 있기 때문에 슬라브로 구성한 EPLD에 문제가 발생하여 마스터로 동작할 경우에 로딩 클럭이 원래의 마스터인 EPLD와 충돌을 일으킬 수 있기 때문에 연결된 모든 FPGA EPLD가 로딩이 되지 않는 경우가 발생할 수 있다. 따라서 각각의 FPGA EPLD에 클럭 패스를 따로 구성하여 1개의 EPLD에서 문제가 발생하여도 다른 EPLD의 로딩에 영향을 주지 않도록 구성할 수 있고 EPLD의 로딩 여부를 CPU 인터페이스를 통하여 CPU가 검출하도록 하므로써 EPLD의 디버그 용이 및 로딩 실패시 CPU에서 재 로딩이 되도록 회로를 구성하여 회로 동작상에 문제가 발생하지 않도록 하는 효과가 있다.In addition, because the FPGA EPLD can operate as a master and slab according to the option, a problem occurs in the slab-configured EPLD, and the loading clock may collide with the original master EPLD when the master is operated as a master. It may happen that all connected FPGA EPLDs do not load. Therefore, each FPGA EPLD can be configured with a separate clock path so that even if a problem occurs in one EPLD, it can be configured so as not to affect the loading of other EPLDs and the CPU detects whether the EPLD is loaded through the CPU interface. The circuit is configured to be easy to debug and to be reloaded from the CPU in the event of a loading failure, thereby preventing problems in circuit operation.

Claims

A plurality of FPGA EPLDs configured in a master mode;

A serial PROM applying a clock signal to at least one FPGA EPLD and a data signal to the remaining FPGA EPLD;

An AND gate receiving the loading signal of the FPGA EPLD;

And a CPU for receiving a loading signal output from the AND gate and outputting a loading signal to an FPGA EPLD that is not loaded.

A plurality of FPGA EPLDs, one in master mode and the other in slab mode;

A serial PROM for applying a clock signal and a data signal to each of the FPGA EPLDs;

An AND gate receiving the loading signal of the FPGA EPLD;

The method of claim 2,

And a buffer is installed in each of the plurality of FPGA EPLDs configured in the slab mode.