KR20020002541A - Delay locked loop having high voltage generator for Delay Locked Loop of small jitter - Google Patents
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Abstract
Description
본 발명은 반도체메모리 장치에 관한 것으로, 특히 적은 지터(Jitter)의 지연고정루프를 위해 고전압 발생 장치를 갖는 지연고정루프에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor memory devices, and more particularly to a delay locked loop having a high voltage generator for low jitter delay locked loops.
일반적으로 DRAM에서의 고전압 발생 장치는 셀(Cell)의 데이터가 엔모스트랜지스터의 스위칭으로 인해 비트라인으로 전달될 때 셀의 엔모스트랜지스터의 게이트단에 전원전압보다 높은 전압을 인가하여 상기 엔모스트랜지스터의 문턱전압에 의한 손실을 없애기 위하여 사용되는 것이다. 즉, 셀 트랜지스터의 게이트단에 접속된 워드라인에 전원전압(Vcc) + 문턱전압(Vt) +의 전압을 인가함으로써 셀의 데이터가 문턱전압에 의하여 손실되는 것을 방지한다. 또한 상기 고전압 발생 장치는 빠른 속도를 요구하는 구동장치에서도 사용되는데, 이 때, 전원전압보다 높은 고전압으로 풀-업(Pull-up)시킴으로써 구동력을 증가시킬 수 있고 보다 빠른 스위칭을 얻을 수 있다.In general, a high voltage generator in a DRAM applies a voltage higher than a power supply voltage to a gate terminal of a cell's NMOS transistor when the data of the cell is transferred to the bit line due to the switching of the NMOS transistor. It is used to eliminate the loss caused by the threshold voltage. That is, the power line voltage Vcc + threshold voltage Vt + is connected to the word line connected to the gate terminal of the cell transistor. Applying a voltage of prevents the data of the cell from being lost by the threshold voltage. In addition, the high voltage generator is also used in a driving device that requires a high speed, at this time, the driving force can be increased by a pull-up to a high voltage higher than the power supply voltage, it is possible to obtain a faster switching.
한편, DRAM이 점 점 고속화되어 감에 따라, DDR(Double Data Rate) DRAM에서는 외부의 클럭을 내부에서 사용하는 클럭에 타이밍 딜레이가 없이 동일하게 동기되도록 하기 위하여 지연고정루프(Delay Locked Loop)를 사용하는데, 이러한 지연고정루프는 통상적으로, 외부클럭을 입력받는 외부클럭수신부와, 지연고정루프의 최종 출력 클럭을 입력받아 지연량을 모델링하기 위한 딜레이모니터와, 상기 외부클럭수신부의 입력된 클럭과 상기 딜레이모니터로부터 피드백된 신호와의 위상을 비교하여 클럭의 위상 차이를 검출하기 위한 위상검출기와, 상기 위상 검출기로부터 왼쪽이나 오른쪽으로 쉬프트하라는 신호를 입력받아 딜레이의 양을 제어하기 위한 쉬프트레지스터와, 상기 쉬프트레지스터의 제어를 받아 입력되는 클럭의 지연량을 조절하기 위한 딜레이부와, 최종 클럭 신호를 출력하기 위한 출력부로 구성되어 있다.On the other hand, as DRAMs are getting faster and faster, DDR (Double Data Rate) DRAMs use delay locked loops to ensure that the external clocks are synchronized with the internal clocks without timing delays. The delay locked loop typically includes an external clock receiver receiving an external clock, a delay monitor for modeling a delay amount by receiving a final output clock of the delay locked loop, an input clock of the external clock receiver, A phase detector for detecting a phase difference of a clock by comparing a phase with a signal fed back from a delay monitor, a shift register for controlling a delay amount by receiving a signal for shifting left or right from the phase detector; A delay unit for adjusting a delay amount of a clock input under the control of a shift register; It is configured as an output module for outputting a clock signal species.
상기 딜레이부는 보통 난드게이트와 인버터 구성된 단위 딜레이를 여러 단으로 연결하여 구성되는데, 상기 난드게이트와 인버터로 구성된 딜레이부를 통과하는 시간이 지연고정루프의 해상도를 나타내는 지터(Jitter)를 결정하는데 중요한 관건이 된다.The delay unit is usually configured by connecting a unit delay composed of a NAND gate and an inverter in several stages. An important factor in determining the jitter representing the resolution of the delay locked loop is that the time passing through the delay portion composed of the NAND gate and the inverter is represented. do.
이 지터(Jitter)가 작을수록 외부 클럭이 내부 클럭에 동기될 때의 오차가 작아지게 되는데, 상기 난드게이트와 인버터로 이루어진 단위 딜레이는 전원전압에 대해 일정한 시간 지연을 발생하기 때문에 상기 단위 딜레이가 가지고 있는 시간 지연량보다 적은 시간 지연을 조절할 수가 없게 된다.The smaller the jitter, the smaller the error when the external clock is synchronized to the internal clock. Since the unit delay consisting of the NAND gate and the inverter generates a constant time delay with respect to the power supply voltage, the unit delay has You will not be able to adjust the time delay less than the amount of time delay.
종래의 기술은 지터(Jitter)의 크기를 결정하는 단위딜레이가 전원전압으로 구동하는 난드게이트와 인버터로 이루어져 있으므로 지터가 100ps 이상으로 크다. 이 것은 저전압으로 가면서 더욱 커지게 되는데 회로의 동작 속도가 고속화할수록 더욱 작은 지터(Jitter)가 요구되므로 향 후 전개될 저전압 초고속화 시대에 적합하지 못하다.In the prior art, since the unit delay for determining the size of the jitter is composed of a NAND gate and an inverter driven by a power supply voltage, the jitter is larger than 100 ps. This becomes larger as the voltage goes down. As the speed of circuit operation increases, smaller jitter is required, which is not suitable for the future of low voltage ultra-high speed.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로써, 지연고정루프의 동작 시에 쓰이는 단위 딜레이의 공급전원을 고전압으로 올려주어 고주파 동작 시에도 적은 지터 특성을 갖는 지연고정루프를 위해 고전압 발생 장치를 갖는 지연고정루프를 제공하는데 그 목적이 있다.The present invention has been made to solve the problems of the prior art as described above, by raising the supply power of the unit delay used in the operation of the delay locked loop to a high voltage delay delay loop having a low jitter characteristics even at high frequency operation The purpose is to provide a delay locked loop having a high voltage generator.
도1은 본 발명의 고전압 발생 장치를 나타낸 블럭도,1 is a block diagram showing a high voltage generator of the present invention;
도2는 펌프제어부의 상세한 회로도,2 is a detailed circuit diagram of the pump control unit;
도3은 고전압펌핑부의 상세한 회로도,3 is a detailed circuit diagram of a high voltage pumping unit;
도4는 상기 제1 내지 제4펄스신호(pl1, pl2, pr1, pr2)의 동작을 나타내는 파형도,4 is a waveform diagram showing the operation of the first to fourth pulse signals pl1, pl2, pr1, pr2;
도5는 전원공급가변회로부의 블럭도,5 is a block diagram of a power supply variable circuit unit;
도6은 제1전위변환기의 상세한 회로도,6 is a detailed circuit diagram of the first potential converter;
도7은 제2전위변환기의 상세한 회로도.7 is a detailed circuit diagram of a second potential converter.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
100 : 펌프제어부 110 : 고전압펌핑부100: pump control unit 110: high voltage pumping unit
120 : 전원공급가변회로부 300 : 내부전압전달부120: power supply variable circuit unit 300: internal voltage transfer unit
310 : 내부전압전달용 차지펌핑부 320 : 고전압생성용 차지펌핑부310: charge pumping unit for internal voltage transfer 320: charge pumping unit for high voltage generation
330 : 고전압전달부330: high voltage transmission unit
상기 목적을 달성하기 위하여 본 발명의 지연고정루프는 외부클럭을 입력받는 외부클럭수신부와, 지연고정루프의 최종 출력 클럭을 입력받아 지연량을 모델링하기 위한 딜레이모니터와, 상기 외부클럭수신부의 입력된 클럭과 상기 딜레이모니터로부터 피드백된 신호와의 위상을 비교하여 클럭의 위상 차이를 검출하기 위한 위상검출기와, 상기 위상 검출기로부터 왼쪽이나 오른쪽으로 쉬프트하라는 신호를 입력받아 딜레이의 양을 제어하기 위한 쉬프트레지스터와, 상기 쉬프트레지스터의 제어를 받아 입력되는 클럭의 지연량을 조절하기 위한 딜레이부와, 최종 클럭 신호를 출력하기 위한 출력부를 구비하는 지연고정루프에 있어서, 상기 딜레이부의 전원소스용 고전압 발생 장치를 구비하며, 상기 고전압 발생 장치는, 외부의 클럭과 내부의 클럭 간의 위상 차를 비교하는 위상 검출기의 활성화신호와 외부 클럭과 지연고정루프를 거친 내부 클럭이 동기되었음을 알려주는 고정신호를 입력받아 펌프제어신호를 생성하기 위한 펌프제어부; 상기 펌프제어신호의 제어를 받아 고전압을 발생하기 위한 고전압펌핑부; 및 상기 펌프제어신호의 제어를 받아 지연고정루프의딜레이부에 고전압과 전원전압을 선택적으로 인가하기 위한 전원공급가변회로부In order to achieve the above object, the delay lock loop of the present invention includes an external clock receiver for receiving an external clock, a delay monitor for modeling a delay amount by receiving a final output clock of the delay lock loop, and an input of the external clock receiver. A phase detector for detecting a phase difference of the clock by comparing a phase of a clock fed back from the delay monitor and a shift register for controlling the amount of delay by receiving a signal to shift left or right from the phase detector; And a delay unit for adjusting a delay amount of a clock input under the control of the shift register, and an output unit for outputting a final clock signal. The high voltage generator includes an external clock and an internal clock. A pump control unit for receiving the phase difference signal and an external clock enable to the delay locked loop of the phase detector for comparing the rough internal clock that is synchronized to the input is a fixed signal which informs to produce a pump control signal; A high voltage pumping unit for generating a high voltage under the control of the pump control signal; And a power supply variable circuit unit for selectively applying a high voltage and a power supply voltage to a delay part of a delay locked loop under the control of the pump control signal.
를 포함하여 이루어진다.It is made, including.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.
도1은 본 발명의 고전압 발생 장치를 나타낸 블럭도이다.1 is a block diagram showing a high voltage generator of the present invention.
도1을 참조하면, 본 발명의 고전압 발생 장치는 외부의 클럭과 내부의 클럭 간의 위상 차를 비교하는 위상 검출기의 활성화신호(cmp_en)과 외부 클럭과 지연고정루프를 거친 내부 클럭이 동기되었음을 알려주는 고정신호(Lockb)를 입력받아 펌프제어신호(pump_con)를 생성하기 위한 펌프제어부(100)와, 상기 펌프제어신호(pump_con)의 제어를 받아 고전압을 발생하기 위한 고전압펌핑부(110)와, 상기 펌프제어신호(pump_con)의 제어를 받아 지연고정루프의 딜레이부에 고전압과 전원전압을 선택적으로 인가하기 위한 전원공급가변회로부(120)를 구비한다.Referring to FIG. 1, the high voltage generator of the present invention indicates that an activation signal cmp_en of a phase detector comparing a phase difference between an external clock and an internal clock and an internal clock through an external clock and a delay locked loop are synchronized. A pump control unit 100 for receiving a fixed signal Lockb and generating a pump control signal pump_con, a high voltage pumping unit 110 for generating a high voltage under the control of the pump control signal pump_con, and A power supply variable circuit unit 120 for selectively applying a high voltage and a power supply voltage to the delay unit of the delay locked loop under the control of the pump control signal pump_con is provided.
도2는 상기 펌프제어부(100)의 상세한 회로도이다.2 is a detailed circuit diagram of the pump control unit 100.
도2를 참조하면, 펌프제어부(100)는 상기 활성화신호(cmp_en)와 상기 고정신호(Lockb)를 입력받는 난드게이트(200)와, 상기 난드게이트(200)의 출력을 반전하여 펌프제어신호(pump_con)를 출력하는 인버터(110)를 구비한다.Referring to FIG. 2, the pump control unit 100 inverts the output of the NAND gate 200 and the NAND gate 200 receiving the activation signal cmp_en and the fixed signal Lockb. an inverter 110 for outputting pump_con).
동작을 설명하면, 초기 상태에서 상기 활성화신호(cmp_en)는 논리 로우이고 상기 고정신호(Lockb)는 논리 하이이므로, 상기 난드게이트(200)의 출력은 논리 하이이고 이 출력이 인버터(210)를 거치므로 상기 펌프제어신호(pump_con)는 논리 로우가 된다. 그리고나서 상기 활성화신호(cmp_en)가 논리 하이가 되면 상기 난드게이트(200)의 출력은 논리 로우가 되고 상기 펌프제어신호(pump_con)는 논리 하이가 되어 상기 고전압펌핑부(110)를 구동시키며 상기 전원공급가변회로부(120)에서 지연고정루프의 딜레이부의 공급전원을 전원전압(Vint)에서 고전압(Vpp)로 바꾸어주게 된다.In operation, since the activation signal cmp_en is a logic low and the lock signal Lockb is a logic high in an initial state, the output of the NAND gate 200 is a logic high and the output passes through the inverter 210. Therefore, the pump control signal pump_con becomes logic low. Then, when the activation signal cmp_en becomes logic high, the output of the NAND gate 200 becomes logic low, and the pump control signal pump_con becomes logic high to drive the high voltage pumping unit 110. The supply variable circuit unit 120 changes the supply power of the delay unit of the delay locked loop from the power supply voltage Vint to the high voltage Vpp.
그리고나서 지연고정루프가 락킹(Locking)이 되면 상기 고정신호(Lockb)가 논리 로우가 되어 상기 난드게이트(200)의 출력은 논리 하이가 되고 상기 펌프제어신호(pump_con)는 논리 로우가 되어 상기 고정압펌프부(110)의 동작을 중지시키며 상기 전원공급가변회로부(120)에서 지연고정루프의 딜레이부의 공급전원을 고전압(Vpp)에서 전원전압(Vint)로 되돌리게 한다.Then, when the delay lock loop is locked, the fixed signal Lockb becomes logic low so that the output of the NAND gate 200 becomes logic high and the pump control signal pump_con becomes logic low. The operation of the pressure pump unit 110 is stopped and the power supply variable circuit unit 120 returns the supply power of the delay unit of the delay locked loop from the high voltage Vpp to the power voltage Vint.
도3은 상기 고전압펌핑부(110)의 상세한 회로도이다.3 is a detailed circuit diagram of the high voltage pumping unit 110.
도3을 참조하면, 상기 고전압펌핑부(110)는 펌핑 시에 전원전압을 전달하기 위한 내부전압전달부(300)와, 오실레이터에서 생성된 제1 및 제2 펄스신호(pl1, pr1)와 상기 펌프제어신호(pump_con)에 제어받아 상기 내부전압전달부(300)에 펌핑된 전압을 공급하기 위한 내부전압전달용 차지펌핑부(310)와, 펌핑 시에 고전압을 전달하기 위한 고전압전달부(330)와, 오실레이터에서 생성된 제3 및 제4 펄스신호(pl2, pr2)와 상기 펌프제어신호(pump_con)에 제어받아 고전압전달부(330)에 펌핑된 전압을 공급하기 위한 고전압생성용 차지펌핑부(320)를 구비한다.Referring to FIG. 3, the high voltage pumping unit 110 includes an internal voltage transmitting unit 300 for transmitting a power supply voltage when pumping, first and second pulse signals pl1 and pr1 generated by an oscillator, and An internal voltage transfer charge pumping unit 310 for supplying a pumped voltage to the internal voltage transfer unit 300 under the control of a pump control signal pump_con, and a high voltage transfer unit 330 for transferring a high voltage at the time of pumping. And a charge pumping unit for supplying the pumped voltage to the high voltage transfer unit 330 under the control of the third and fourth pulse signals pl2 and pr2 and the pump control signal pump_con generated by the oscillator. 320 is provided.
구체적으로, 상기 내부전압전달부(300)는 내부전압전달용 차지펌핑부(310)의제2출력을 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 상기 내부전압전달용 차지펌핑부(310)의 제1출력 사이에 형성된 제1엔모스트랜지스터(301)와, 내부전압전달용 차지펌핑부(310)의 제1출력을 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 상기 내부전압전달용 차지펌핑부(310)의 제2출력 사이에 형성된 제2엔모스트랜지스터(302)와, 상기 내부전압전달용 차지펌핑부(310)의 제1출력을 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 노드1 사이에 형성된 제3엔모스트랜지스터(303)와, 상기 내부전압전달용 차지펌핑부(310)의 제2출력을 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 노드2 사이에 형성된 제4엔모스트랜지스터(304)와, 전원전압을 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 상기 내부전압전달용 차지펌핑부(310)의 제1출력 사이에 형성된 제5엔모스트랜지스터(305)와, 전원전압을 게이트단으로 입력받고 소스-드레인 경로가 전원전압과 상기 내부전압전달용 차지펌핑부(310)의 제2출력 사이에 형성된 제6엔모스트랜지스터(306)을 구비한다.Specifically, the internal voltage transfer unit 300 receives a second output of the charge pumping unit 310 for internal voltage transfer to a gate terminal, and a source-drain path is a power voltage and the charge pumping unit 310 for internal voltage transfer. The first NMOS transistor 301 formed between the first output and the first output of the internal voltage transfer charge pumping unit 310 are input to the gate terminal, and a source-drain path is used for the power supply voltage and the internal voltage transfer. The second NMOS transistor 302 formed between the second output of the charge pumping unit 310 and the first output of the charge pumping unit 310 for internal voltage transfer are input to the gate terminal, and the source-drain path is supplied with power. A third output of the third NMOS transistor 303 formed between the voltage and the node 1 and the second output of the internal voltage transfer charge pumping unit 310 are input to the gate terminal, and a source-drain path is connected between the power supply voltage and the node 2. The fourth NMOS transistor 304 and the power supply voltage A fifth NMOS transistor 305 formed between the input terminal and the source-drain path between the power supply voltage and the first output of the charge pumping unit 310 for internal voltage transfer, and the power supply voltage being input to the gate terminal. The drain path includes a sixth NMOS transistor 306 formed between the power supply voltage and the second output of the charge pumping unit 310 for internal voltage transfer.
구체적으로, 상기 내부전압전달용 차지펌핑부(310)는 오실레이터의 제1펄스신호(pl1)를 반전하는 제1인버터(311)와, 상기 제1인버터(311)의 출력과 상기 펌프제어신호(pump_con)를 입력받는 제1난드게이트(312)와, 소스-드레인이 상기 제1난드게이트(312)의 출력단에 접속되어 있고 게이트단이 상기 제1출력을 출력하는 노드에 연결되어 있는 제1엔모스트랜지스터(313)와, 오실레이터의 제2펄스신호(pr1)를 반전하는 제2인버터(314)와, 상기 제2인버터(314)의 출력과 상기 펌프제어신호(pump_con)를 입력받는 제2난드게이트(315)와, 소스-드레인이 상기제2난드게이트(315)의 출력단에 접속되어 있고 게이트단이 상기 제2출력을 출력하는 노드에 연결되어 있는 제2엔모스트랜지스터(316)를 구비한다.Specifically, the internal voltage transfer charge pumping unit 310 may include a first inverter 311 which inverts the first pulse signal pl1 of the oscillator, an output of the first inverter 311, and the pump control signal ( a first NAND gate 312 that receives pump_con), a first N- that has a source-drain connected to an output terminal of the first NAND gate 312, and a gate terminal connected to a node that outputs the first output; The second transistor 313, a second inverter 314 for inverting the second pulse signal pr1 of the oscillator, a second NAND receiving the output of the second inverter 314 and the pump control signal pump_con. And a second NMOS transistor 316 having a gate 315 and a source-drain connected to an output terminal of the second NAND gate 315 and a gate terminal connected to a node for outputting the second output. .
구체적으로, 상기 고전압전달부(330)는 상기 노드2를 게이트단으로 입력받고 소스-드레인 경로가 상기 노드1과 고전압(Vpp) 사이에 형성된 제1피모스트랜지스터(331)와, 상기 노드1을 게이트단으로 입력받고 소스-드레인 경로가 상기 노드2과 고전압(Vpp) 사이에 형성된 제2피모스트랜지스터(332)를 구비한다.In detail, the high voltage transmitter 330 receives the node 2 as a gate terminal and connects the first PMOS transistor 331 and the node 1 having a source-drain path formed between the node 1 and the high voltage Vpp. The second PMOS transistor 332 is provided to the gate terminal and has a source-drain path formed between the node 2 and the high voltage Vpp.
구체적으로, 상기 고전압생성용 차지펌핑부(320)는 오실레이터의 제3펄스신호(pl2)를 반전하는 제1인버터(321)와, 상기 제1인버터(321)의 출력과 상기 펌프제어신호(pump_con)를 입력받는 제1난드게이트(322)와, 소스-드레인이 상기 제1난드게이트(322)의 출력단에 접속되어 있고 게이트단이 상기 노드1에 연결되어 있는 제1엔모스트랜지스터(323)와, 오실레이터의 제4펄스신호(pr2)를 반전하는 제2인버터(324)와, 상기 제2인버터(324)의 출력과 상기 펌프제어신호(pump_con)를 입력받는 제2난드게이트(325)와, 소스-드레인이 상기 제2난드게이트(325)의 출력단에 접속되어 있고 게이트단이 상기 노드2에 연결되어 있는 제2엔모스트랜지스터(326)를 구비한다.Specifically, the high voltage generation charge pumping unit 320 may include a first inverter 321 for inverting the third pulse signal pl2 of the oscillator, an output of the first inverter 321, and the pump control signal pump_con. ) And a first NMOS transistor 323 having a source terminal and a drain connected to an output terminal of the first NAND gate 322 and a gate terminal connected to the node 1. A second inverter 324 for inverting the fourth pulse signal pr2 of the oscillator, a second NAND gate 325 for receiving the output of the second inverter 324 and the pump control signal pump_con, A second NMOS transistor 326 having a source-drain connected to an output terminal of the second NAND gate 325 and a gate terminal connected to the node 2 is provided.
도4는 상기 제1 내지 제4펄스신호(pl1, pl2, pr1, pr2)의 동작을 나타내는 파형도이다.4 is a waveform diagram showing the operation of the first to fourth pulse signals pl1, pl2, pr1, pr2.
상기 도4를 참조하여 동작을 설명하면, 상기 제1 내지 제4펄스신호(pl1, pl2, pr1, pr2)는 모드 고전압 오실레이터에서 발생하는 지속적인 펄스신호들로써상기 제1펄스신호(pl1)와 상기 제3펄스신호(pl2)는 서로 오버랩(Overlap)되지 않는 2 위상 펄스 신호이고 상기 제2펄스신호(pr1)와 상기 제4펄스신호(pr2)는 서로 오버랩되지 않는 2 위상 펄스 신호이다. 상기 제1 및 제2펄스신호(pl1, pr1)는 상기 노드1과 노드2를 손실 없는 온전한 내부 전압으로 만들기 위한 신호들이고 상기 제3 및 제4펄스신호(pl2, pr2)는 상기 노드1과 상기 노드2를 내부전압에서 고전압으로 승압시키기 위한 신호들이다. 이 신호들이 서로 오버랩되지 않으면서 작용하여 이중 펌핑을 하는 것이다. 상기 신호들이 인버터를 통과해서 입력되는 난드게이트의 타측 신호로써 펌프제어신호(pump_con)가 있는데, 상기 펌프제어신호(pump_con)가 논리 하이이면 상기 차지펌프부(310, 320)를 구동하고 논리 로우이면 동작을 중지하게 하여 지연고정루프가 동작할 때만 펌핑을 할 수 있게 한다.Referring to FIG. 4, the first to fourth pulse signals pl1, pl2, pr1, and pr2 are continuous pulse signals generated by a mode high voltage oscillator, and the first pulse signal pl1 and the first pulse signal are generated. The three-pulse signal pl2 is a two-phase pulse signal that does not overlap each other, and the second and fourth pulse signals pr1 and pr2 are two-phase pulse signals that do not overlap each other. The first and second pulse signals pl1 and pr1 are signals for making the node 1 and node 2 an intact and intact internal voltage, and the third and fourth pulse signals pl2 and pr2 are the node 1 and the node. These are signals for boosting the node 2 from the internal voltage to the high voltage. These signals work without overlapping each other to double pump. The pump control signal pump_con is the other signal of the NAND gate input through the inverter. When the pump control signal pump_con is logic high, the charge pump units 310 and 320 are driven and logic low. This allows the pump to stop only when the delay lock loop is activated.
도5는 상기 전원공급가변회로부(120)의 블럭도이다.5 is a block diagram of the power supply variable circuit unit 120.
도5를 참조하면, 전원공급가변회로부(120)는 상기 펌프제어신호(pump_con)를 입력받아 펌프제어신호의 전원전압 레벨을 고전압(Vpp)으로 변환하기 위한 제1전위변환기(510)와, 상기 제1전위변환기(510)의 출력을 게이트단으로 입력받아 고전압(Vpp)을 공급접압으로 전달하기 위한 제1피모스트랜지스터(520)와, 상기 펌프제어신호(pump_con)를 입력받아 반전하는 인버터(530)와, 상기 인버터(530)의 출력을 입력받아 상기 인버터의 전원전압(Vcc)을 내부전압(Vint)으로 변환하기 위한 제2전위변환기(540)와, 상기 제2전위변환기(540)의 출력을 게이트단으로 입력받아 내부전압(Vint)을 공급전압으로 전달하기 위한 제2피모스트랜지스터(550)를 구비한다.Referring to FIG. 5, the power supply variable circuit unit 120 receives the pump control signal pump_con and a first potential converter 510 for converting a power supply voltage level of the pump control signal into a high voltage Vpp, and A first PMOS transistor 520 for receiving the output of the first potential converter 510 through a gate terminal and transmitting a high voltage Vpp to a supply voltage, and an inverter for receiving and inverting the pump control signal pump_con. 530, a second potential converter 540 for receiving the output of the inverter 530 and converting the power supply voltage Vcc of the inverter into an internal voltage Vint, and the second potential converter 540. A second PMOS transistor 550 is provided to receive the output through the gate terminal and to transfer the internal voltage Vint to the supply voltage.
도6은 상기 제1전위변환기(510)의 상세한 회로도이다.6 is a detailed circuit diagram of the first potential converter 510.
도6을 참조하면, 상기 제1전위변환기(510)는 상기 펌프제어신호(pump_con)를 입력받아 고전압(Vpp)으로 변환하는 차동증폭기(600)와, 상기 차동증폭기(600)의 출력을 반전하며 고전압(Vpp)을 풀-업하는 인버터(610)를 구비한다.Referring to FIG. 6, the first potential converter 510 inverts the output of the differential amplifier 600 and the differential amplifier 600 which receives the pump control signal pump_con and converts it into a high voltage Vpp. An inverter 610 for pulling up the high voltage Vpp is provided.
동작을 설명하면, 상기 펌프제어신호(pump_con)가 논리 하이인 경우에 상기 차동증폭기(600)에서 고전압(Vpp)이 출력되고 다음단의 인버터(610)를 통해서 출력이 논리 로우로 되어 상기 제1피모스트랜지스터(520)를 온시켜서 고전압(Vpp)을 공급전원으로 전달한다.In operation, when the pump control signal pump_con is logic high, the high voltage Vpp is output from the differential amplifier 600 and the output is logic low through the next inverter 610. The PMOS transistor 520 is turned on to transmit the high voltage Vpp to the power supply.
도7은 상기 제2전위변환기(540)의 상세한 회로도이다.7 is a detailed circuit diagram of the second potential converter 540.
도7을 참조하면, 상기 제2전위변환기(540)는 상기 인버터(530)의 출력을 입력받아 내부전압(Vint)으로 변환하는 차동증폭기(700)와, 상기 차동증폭기(700)의 출력을 반전하며 내부전압(Vint)을 풀-업하는 인버터(710)를 구비한다.Referring to FIG. 7, the second potential converter 540 inverts the output of the differential amplifier 700 and the differential amplifier 700 which receives the output of the inverter 530 and converts it into an internal voltage Vint. And an inverter 710 pulling up the internal voltage Vint.
동작을 설명하면, 상기 인버터(530)의 출력이 논리 하이인 경우에, 즉 상기 펌프제어신호(pump_con)가 논리 로우인 경우에 상기 차동증폭기(600)에서 내부전압(Vint)이 출력되며 다음단의 인버터(710)를 통하여 출력이 논리 로우로 되어 상기 제2피모스트랜지스터(550)를 온시켜서 내부전압(Vint)을 공급전압으로 전달시킨다.In operation, when the output of the inverter 530 is logic high, that is, when the pump control signal pump_con is logic low, the internal voltage Vint is output from the differential amplifier 600 and the next stage. The output becomes a logic low through the inverter 710 of the to turn on the second PMOS transistor 550 to transfer the internal voltage (Vint) to the supply voltage.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상기와 같이 본 발명은 지연고정루프 동작시 딜레이부에 고전압을 공급함으로써 지연고정루프가 적은 지터(Jitter)를 갖게 할 수 있다. 또한, 고전압 발생 장치의 앞 단에 펌프제어부를 두어 필요할 때만 동작시키므로 액티브 전류 소모를 감소시킬 수 있다.As described above, according to the present invention, the delay locked loop may have low jitter by supplying a high voltage to the delay unit during the delay locked loop operation. In addition, since the pump control unit in front of the high voltage generator is operated only when necessary, it is possible to reduce the active current consumption.
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| KR1020000036748A KR20020002541A (en) | 2000-06-30 | 2000-06-30 | Delay locked loop having high voltage generator for Delay Locked Loop of small jitter |
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Cited By (3)
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