KR20020000682A - 전전자 교환기 내 제어 보드의 이중화 장치 - Google Patents

전전자 교환기 내 제어 보드의 이중화 장치 Download PDF

Info

Publication number
KR20020000682A
KR20020000682A KR1020000035898A KR20000035898A KR20020000682A KR 20020000682 A KR20020000682 A KR 20020000682A KR 1020000035898 A KR1020000035898 A KR 1020000035898A KR 20000035898 A KR20000035898 A KR 20000035898A KR 20020000682 A KR20020000682 A KR 20020000682A
Authority
KR
South Korea
Prior art keywords
control board
data
control
signal
controller
Prior art date
Application number
KR1020000035898A
Other languages
English (en)
Other versions
KR100339653B1 (ko
Inventor
황보종태
Original Assignee
김진찬
주식회사 머큐리
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김진찬, 주식회사 머큐리 filed Critical 김진찬
Priority to KR1020000035898A priority Critical patent/KR100339653B1/ko
Publication of KR20020000682A publication Critical patent/KR20020000682A/ko
Application granted granted Critical
Publication of KR100339653B1 publication Critical patent/KR100339653B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M3/00—Automatic or semi-automatic exchanges
    • H04M3/22—Arrangements for supervision, monitoring or testing
    • H04M3/24—Arrangements for supervision, monitoring or testing with provision for checking the normal operation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M2201/00—Electronic components, circuits, software, systems or apparatus used in telephone systems
    • H04M2201/34—Microprocessors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04M—TELEPHONIC COMMUNICATION
    • H04M2201/00—Electronic components, circuits, software, systems or apparatus used in telephone systems
    • H04M2201/36—Memories

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Hardware Redundancy (AREA)

Abstract

본 발명은 전전자 교환기의 이중화 제어 보드에 관한 것으로서, 본 발명에서는 두 개의 제어 보드(100),(200)내 제어기(101,201)를 MPC8260로 구성하며, 제어기(101,201)내에 데이터 저장 수단으로 Synchronous Dynamic RAM(이하 SDRAM)으로 구현된 로컬 메모리(102,202) 및 오버 라이트 메모리(103,203)를 구성하였으며, 로컬 메모리(102,202)에는 제어기(100, 102)가 스탠바이 모드에서 사용할 데이터들을 저장하고 오버 라이트 메모리(103)에는 제어기(100, 200)가 액티브 모드에서 사용할 데이터들을 저장하며, 이들 제어기(102,201) 사이에는 다수개의 버퍼(104-107,204-207) 및 래치(108,108,208,209)들을 구성하여 제어기(100,200)로/부터의 데이터 송수신을 제어한다.
따라서, 본 발명에서는 MPC8260과 SDRAM을 이용한 전전자 교환기의 제어 보드의 이중화 구성이 가능하다는 효과가 있다.

Description

전전자 교환기 내 제어 보드의 이중화 장치{APPARATUS FOR A CONTROL BOARD IN A SWITCH}
본 발명은 전전자 교환기의 제어 보드 이중화 장치에 관한 것으로서, 더욱 상세하게는 동기형 DRAM(SDRAM)을 이용하는 제어 보드를 이중화한 전전자 교환기의 제어 보드 이중화 장치에 관한 것이다.
전전자 교환기에서는 안전성이 요구되는 내부 디바이스들을 이중화 구성함으로써 이중화된 어느 하나의 장치에 이상이 발생하여도 통화 서비스를 계속하여 제공할 수 있도록 구성되어 있다. 지금까지의 대부분의 교환기 제어 보드에서는 필요한 메모리를 비동기 방식의 DRAM을 이용하여 구성하였으며, 메모리 억세스 신호선들을 이용하여 구현되어지는 이중화 장치를 용이하게 구현하기 위해 메모리 억세스를 위한 콘트롤 장치를 개발자가 구현하여 사용하여 왔다. 이러한 메모리 억세스 장치를 이용하는 이중화 구현 장치 역시 비동기 방식의 메모리의 입출력 특성에 적합하게 정보를 저장 및 독출하는 제어 방법으로써 제어 보드 내에 별도의 제어 로직을 설계하는 방법을 사용하였다. 즉, 종래의 제어 보드 이중화 장치에서는 보드의 이중화 상태(스택바이/액티브)에 따라 메모리의 독출/저장 기능을 제어할 수 있는 제어 로직을 구성함으로써 이중화를 구현하였다.
한편, 제어계 보드에 장착되는 프로세서의 발전에 따라 비동기 DRAM의 사용이 SDRAM의 사용으로 변천되고 있고 발전된 구조의 통신용 프로세서인 MPC8260을 사용되게 되었다, 이 MPC8260 프로세서는 별도의 인터페이스 장치를 사용하지 않고 동기식 DRAM 즉, SDRAM과 인터페이스가 가능하도록 구현되었다. 즉, MPC8260은 SDRAM을 억세스하는데 필요한 모든 어드레스, 제어 신호, 데이터를 내부의 메모리 제어기가 제공할 수 있어 SDRAM을 직접 제어할 수 있다. 그러나, MPC8260의 이러한 기능으로 인하여 이중화 구성에 필요한 추가적인 내부 신호선들을 생성시킬수가 없고, 이중화를 위한 SDRAM 억세스 타임을 조절하는 것도 용이하지 못해 이중화 구성이 힘들다는 문제가 있다. 즉, SDRAM은 MPC8260에 의하여 직접적인 제어를 받도록 구성되어 있어 이중화 구성 시에 보드의 액티브/스탠바이 상태에 따라 SDRAM의 독출 및 저장을 제어할 수 없는 방법이 없다. 따라서, 현재까지는 MPC8260 및 SDRAM을 이용한 제어 보드의 이중화가 제안되고 있지 않은 실정이다.
본 발명은 이러한 문제를 해결하기 위한 것으로서, 본 발명의 목적은 SDRAM을 제어하는 제어기로 구성되는 제어 보드를 이중화한 전전자 교환기의 제어 보드 이중화 장치를 제공하는데 있다.
이러한 목적을 달성하기 위하여 본 발명은, 전전자 교환기의 이중화 제어 보드에 있어서, 제 1 제어 보드 및 제 2 제어 보드를 구비하며, 제 1, 2 제어 보드는: 칩 선택 신호에 의하여 동작하며 스탠바이시의 동작을 위한 데이타의 저장 및 독출이 가능한 로컬 메모리와; 칩 선택 신호에 의하여 동작하며 액티브시의 동작을 위한 데이터의 저장이 가능한 오버 라이트 메모리와; 로컬 메모리와 접속되며, 액티브시에 액티브 신호를 제공하고, 데이터의 저장 및 독출을 제어하는 제어 신호를 제공하며 상기 로컬 메모리 및 오버 라이트 메모리를 선택하는 칩 선택 신호 및 방향 제어 신호를 제공하는 제어기와; 제어기 및 상기 오버 라이트 메모리 사이에 구성되며, 액티브 신호에 의하여 구동하며, 상기 방향 제어 신호에 대응하여 데이터의 입출력 방향을 결정하는 양방향 버퍼와; 액티브 신호에 의하여 구동하며, 제어기로부터의 제어 신호를 상기 오버 라이트 메모리에 제공하는 제 1 단방향 버퍼와; 제 1 단방향 버퍼와 양방향 버퍼 및 상대측 제어 보드 사이에 연결되어 자기측 제어 보드의 액티브/스탠바이 상태에 따라 상기 제 1 단방향 버퍼 및 양방향 버퍼로부터 제공되는 제어기의 제어 신호 및 데이터를 상기 상대측 제어 보드에 제공하는송신 회로와; 상대측 보드의 수신 회로에 연결되며, 상대측 수신 회로의 제어 신호 및 데이터를 제 1 단방향 버퍼, 양방향 버퍼 및 상기 오버 라이트 메모리에 제공하는 수신 회로를 구비한다.
도 1은 본 발명에 따른 전전자 교환기 내 제어 보드의 이중화 장치를 도시한 블록도.
<도면의 주요부분에 대한 부호의 설명>
100,200 : 제어 보드 101,201 : 제어기
102,202 : 로컬 메모리(SDRAM) 103,203 : 오버 라이트 메모리(SDRAM)
104,204 : 양방향 버퍼 105,205 : 단방향 버퍼
106,107,206,207 : 단방향 버퍼 108,109,208,209 : 래치
300 : 발진부
이하, 본 발명의 일실시예를 상세히 설명한다.
도 1에는 본 발명에 따른 제어 보드의 이중화 장치가 구성되어 있다. 도시된 바와 같이 본 발명은 100 및 200로 명칭된 두 개의 제어 보드를 구비하며, 제어 보드(100),(200)에는 MPC 8260으로 되는 제어기(101,201)를 각기 구비한다. 제어기(101,201)는 도시된 바와 같이 데이터 버스(111),(211)를 통하여 데이터를 송수신하며, 제어 버스(112, 212)를 통하여 제어 신호를 송수신한다. 제어 버스(112,212)를 통하여 송수신되는 제어 신호로는 기록/독취 제어 신호, 칩 선택 신호, 행 어드레스 신호, 열 어드레스 신호, 출력 인에이블 신호, 및 방향 제어 신호등으로 구분할 수 있다.
한편 데이터 버스(111,211) 및 제어 버스(112,212)의 일단에는 SDRAM(동기형 D램)으로 구성되는 로컬 메모리(Local Memory)(102,202)가 연결되어 있으며, 로컬 메모리(102,202)는 제어 보드(100,200)가 스탠바이 상태에서 최소한의 작동을 행하기 위한 데이터(프로그램을 포함하는)를 저장하기 위한 것으로서, 이러한 데이터는 후술하는 바와 같이 제어기(101,201)에 제어에 의하여 저장 및 독출된다.
또한, 데이터 버스(111,211) 및 제어 버스(112,212)의 다른 일단에는 출력 인에이블 신호에 따라 구동하는 단방향 버퍼(105,205) 및 출력 인에이블 신호에 따라 구동하며, 방향 제어 신호에 따라 신호의 출력 방향이 제어되는 양방향 버퍼(104,205)가 연결되어 있고, 버퍼(104,204,105,205)에는 도시된 바와 같이 오버 라이트 메모리(Over Write Memory)(103,203) 및 송/수신 회로(110,210/120,220)가 연결되어 있다. 여기서, 오버 라이트 메모리(103,203)는 액티브 상태의 제어기(101,201)로부터 제공/요구되는 데이터를 기록 및 독출하기 위한 것이며, 송신 회로(110,210)는 단방향 버퍼(106,107,206,207)로 구성되어 액티브 상태의 제어기(101,201)의 제어 신호 및 데이터를 스탠바이 상태의 제어 보드(100,200)내에 제공하기 위한 것이다.
송신 회로(110,210)내의 단방향 버퍼(106,107,206,207)는 액티브 신호에 의하여 구동하며, 액티브 신호는 이중화 판단 로직에 의하여 제공되는 것으로서, 이중화 판단 로직은 제어 보드(100,200)들 중에서 액티브 상태의 제어 보드(100 또는 200)를 판단하고, 액티브 상태의 제어 보드 내 송신 회로(110, 210)에 액티브 신호를 제공한다. 이러한 이중화 판단 로직은 종래의 이중화 장치에서 통상 구성되는 장치이므로 본 명세서에서는 도시 및 설명을 생략하였다.
수신 회로(120,220)는 상대측 제어 보드(100 또는 200)의 송신 회로(110,210)와 연결되며, 래치(108,109,208,209)로 구성된다. 래치(108,109, 208,209)는 발진 회로(300)의 클럭에 동기 되어 송신 회로(110,210)로부터의 데이터 및 제어 신호를 출력하도록 구성되어 있다. 이러한 수신 회로(120,220)는 액티브 상태의 제어 보드(100 또는 200)로부터 제공되는 제어 신호 및 데이터를 수신하여 오버 라이트 메모리(103 또는 203)내에 제공함으로써 액티브 상태의 제어보드(100 또는 200)로부터의 데이타를 오버 라이트 메모리(103 또는 203)에 저장한다. 오버 라이트 메모리(103,203)는 SDRAM으로 구성되는 것으로서, 제어 보드(100,200)가 액티브 상태에서 제어기(101,201)의 구동에 필요한 프로그램 및 데이터를 저장하기 위한 것이다.
상술한 설명에서 단방향 버퍼(105,205)들은 제어기(101,201)로부터 제공되는 출력 인에이블 신호에 따라 동작하며, 양방향 버퍼(104,204)는 출력 인에이블 신호에 따라 구동하고 방향 제어 신호에 따라 신호의 출력 방향이 설정된다. 또한, 단방향 버퍼(106,107,206,207)는 이중화 판단 로직으로부터 제공되는 액티브 신호에 따라 구동한다. 여기서, 제어기(101,201)는 자기측 제어 보드(100 또는 200)가 액티브 상태일 때에 단방향 및 양방향 버퍼(104,105,204,205)에 출력 인에이블 신호를 제공하며, 양방향 버퍼(105,205)의 신호 출력 방향은 오버 라이트 메모리(103,203)에 데이터를 저장하는 모드인가 또는 오버 라이트 메모리(103,203)로부터의 데이터를 독출하여 입력하는 모드인가에 따라 설정한다.
상술한 바와 같이 구성된 본 발명의 이중화 제어 장치에서 예컨데, 제어 보드(100)가 액티브, 제어 보드(200)가 스탠바이 상태라 하면, 제어 보드(100)내의 제어기(101)는 출력 인에이블 신호를 단방향 버퍼(104) 및 양방향 버퍼(105)에 제공한다. 또한, 도시되지 않은 이중화 제어 로직은 제어 보드(100)가 액티브 상태이므로 단방향 버퍼(106,107)에 액티브 신호를 제공한다.
상술한 상황에서 제어 보드(100)내의 제어기(101)는 작동시에 요구되는 데이터를 오버 라이트 메모리(103)로부터 독출하기 위해서, 오버 라이트 메모리(103)를선택하는 칩 선택 신호 그리고 독출 제어 신호 및 필요한 어드레스 신호를 버스(112)에 제공하고, 양방향 버퍼(104)에는 방향 제어 신호를 인가하여 오버 라이트 메모리(103)로부터의 데이터를 제어기(101)에 제공하도록 제어한다. 따라서, 제어기(101)로부터의 독출 제어 신호 및 어드레스 신호들은 로컬 메모리(102) 및 오버 라이트 메모리(103)에 제공되는 한편 단방향 버퍼(105)를 통하여 제어 보드(200)에 제공된다. 이때, 칩 선택 신호는 오버 라이트 메모리(103)를 선택하고 있음으로 로컬 메모리(102)는 독출 제어 신호에 응답하지 않으며, 오버 라이트 메모리(103)는 독출 제어 신호에 응답하여 해당 어드레스 신호에 저장되어 있는 데이터를 독출하여 양방향 버퍼(104)에 제공한다. 양방향 버퍼(104)는 오버 라이트 메모리(103)로부터의 데이터를 수신하여 이를 제어기(101)에 제공하므로, 제어기(101)는 필요한 데이터를 수신할 수 있다.
한편, 단방향 버퍼(105)로부터 제어 블록(200)에 공급되는 제어기(101)의 제어 신호(독출 제어 신호 및 어드레스)는 래치(208,209)를 통하여 클럭(CK)에 동기된 후에 오버 라이트 메모리(203)에 제공되며, 이에 따라 오버 라이트 메모리(203)는 제어 신호에 대응하는 어드레스의 데이터를 독출하여 출력한다. 이때, 제어 보드(200)는 스탠바이 상태이므로 제어기(201)는 단방향 및 양방향 버퍼(204,205)에 출력 인에이블 신호를 제공하지 않은 상태이고 이에 따라 오버 라이트 메모리(203)로부터의 데이터는 양방향 버퍼(204)를 통하여 제어기(201)에 제공될 수 없다. 또한, 도시하지 않은 이중화 제어 블록은 제어 보드(200)가 스탠바이 상태이므로 단방향 버퍼(206,207)에 액티브 신호를 제공하지 않으므로, 오버 라이트 메모리(203)의 데이터는 단방향 버퍼(206,207)를 거쳐 제어 보드(100)에 제공할 수 없는 상태가 된다.
즉, 상술한 바와 같이 제어기(101)의 독출 제어 신호에 응답하여 제공되는 데이터는 제어 보드(100)내의 오버 라이트 메모리(103)에 국한되는 것이다.
액티브 상태의 제어 보드(100)내의 제어기(101)가 동작 중에 발생된 데이터를 오버 라이트 메모리(103)에 저장하는 경우를 보면, 이 경우에는 제어기(101)의 데이터는 스탠바이 상태의 제어 보드(200)내 오버 라이트 메모리(203)에도 제공되어야 한다. 제어기(101)가 데이터를 오버 라이트 메모리(103)에 저장하기 위해서 제어기(101)는 오버 라이트 메모리(103)를 선택하는 칩 선택 신호 그리고 저장 제어 신호 및 저장할 어드레스를 지정하는 어드레스 신호를 버스(112)에 제공하고, 양방향 버퍼(104)에는 방향 제어 신호를 인가하여 제어기(101)로부터의 데이터를 출력하도록 제어한다. 따라서, 제어기(101)로부터의 저장 제어 신호 및 어드레스 신호들은 로컬 메모리(102) 및 오버 라이트 메모리(103) 그리고 단방향 버퍼(105)를 통하여 제어 보드(200)에 제공된다. 이때, 칩 선택 신호는 오버 라이트 메모리(103)를 선택하고 있음으로 로컬 메모리(102)는 저장 제어 신호에 응답하지 않으나, 오버 라이트 메모리(103)는 저장 제어 신호에 응답하여 양방향 버퍼(104)로부터 제공되는 데이터를 어드레스 신호에 대응하는 어드레스에 저장한다.
한편, 단방향 버퍼(106) 및 (107)를 통하여 제어 블록(200)에 공급되는 제어기(101)의 제어 신호(저장 제어 신호 및 어드레스) 그리고 데이터는 래치(208,209)를 통하여 클럭(CK)에 동기된 후에 오버 라이트 메모리(203)에 제공되며, 오버 라이트 메모리(203)는 제어 신호에 대응하는 어드레스에 제어기(101)의 데이터를 저장한다.
즉, 상술한 바와 같이 제어 보드(100)로부터 제공되는 데이터는 액티브 및 스탠바이 상태의 제어 보드(100),(200)내의 오버 라이트 메모리(103,203)에 각각 저장되므로 이중화 구성이 가능하다.
한편, 상술한 설명에서 제어 보드(100)가 동일한 클럭(CK)을 사용하는 이유를 알 수 있다. 즉, 오버 라이트 메모리(103,203)는 제어 신호에 응하여 데이터를 독출 및 저장하나, 제어 신호들은 클럭(CK)의 상승 에지 또는 하강 에지에 동기되어 파악된다. 따라서, 제어 보드(100)와 (200)가 상이한 클럭(CK)을 사용한다면, 스탠바이 상태의 제어 보드(200)내 오버 라이트 메모리(203)가 제어 신호를 파악하는 클럭(CK)의 상승/하강 에지와 액티브 상태의 제어 보드(100)로부터 제공되는 제어 신호의 상승/하강 에지에 차이가 발생하여 오버 라이트 메모리(203)는 제어 신호를 오인식할 우려가 발생한다. 이러한 이유로 본 발명에서는 제어 보드(100)와 (200)가 동일한 클럭(CK)을 사용하도록 하나의 발진 회로(300)만을 구성한 것이다.
상술한 예에서는 제어 보드(100)가 액티브 상태인 경우를 예로 하여 설명하였다. 이와는 반대로 제어 보드(100)가 스탠바이 상태로 동작할 수 있으며, 이 경우에 제어 보드(100)내의 오버 라이트 메모리(103)는 제어 보드(200)내 제어기(203)의 제어에 따라 데이터를 저장 및 출력할 것이다. 한편, 제어기(101)는 제어 보드(100)가 스탠바이 모드 상태에서 수행하여야 하는 기본 동작이 있으며, 이를 위한 데이터(프로그램을 포함하는)의 저장 수단으로서 로컬 메모리(102)가 구성되어 있다. 제어기(101)는 초기 동작시에 하드 디스크등에 저장되어 있는 프로그램 즉, 스탠바이 상태에서 동작하기 위한 프로그램을 독취하여 이를 로컬 메모리(102)에 저장하고, 스탠바이 상태에서는 로컬 메모리(102)에 저장된 프로그램을 독취하여 프로그램에 대응하는 동작을 행하여야 한다. 이를 위하여 제어기(101)는 초기 동작시에 하드 디스크등에서 프로그램을 독취하여 출력하고 로컬 메모리(102)를 선택하는 칩 선택 신호 및 저장 제어 신호를 출력한다. 이때, 제어기(101)는 단방향 및 양방향 버퍼(104,105)에는 출력 인에이블 신호를 제공하지 않음으로써 제어기(101)로부터 제공되는 데이터 및 제어 신호는 로컬 메모리(102)에만 제공된다. 즉, 로컬 메모리(102)에는 제어기(101)로부터의 데이터가 저장되는 것이다.
상술한 과정에 의하여 로컬 메모리(102)에 저장된 데이터는 제어 보드(100)가 스탠바이 상태에서 제어기(101)에 독취되어야 한다. 이 경우에, 상술한 바와 같이 단방향 및 양방향 버퍼(104,105)에는 출력 인에이블 신호가 제공되지 않는 상태이므로 제어기(101)와 오버 라이트 메모리(103) 및 제어 보드(200)는 단절된 상태를 유지한다. 이 상태에서 제어기(101)는 로컬 메모리(102)를 선택하는 칩 선택 신호 및 독취 제어 신호 그리고 어드레스 신호를 출력하면 로컬 메모리(102)는 어드레스 신호에 대응하는 정보를 독취하여 데이터 버스를 통해 제어기(101)에 제공하므로, 제어기(101)는 스탠바이 상태에서 행하여야 하는 기본 동작을 행할 수 있다.
이와 같이 본 발명에서는 MPC8260을 이용한 전전자 교환기의 제어 보드의 이중화 구성이 가능하다는 효과가 있다.

Claims (7)

  1. 전전자 교환기의 이중화 제어 보드에 있어서,
    제 1 제어 보드 및 제 2 제어 보드를 구비하며, 상기 제 1, 2 제어 보드는:
    칩 선택 신호에 의하여 동작하며 스탠바이시의 동작을 위한 데이타의 저장 및 독출이 가능한 로컬 메모리와;
    상기 칩 선택 신호에 의하여 동작하며 액티브시의 동작을 위한 데이터의 저장이 가능한 오버 라이트 메모리와;
    상기 로컬 메모리와 접속되며, 액티브시에 액티브 신호를 제공하고, 데이터의 저장 및 독출을 제어하는 제어 신호를 제공하며 상기 로컬 메모리 및 오버 라이트 메모리를 선택하는 칩 선택 신호 및 방향 제어 신호를 제공하는 제어기와;
    상기 제어기 및 상기 오버 라이트 메모리 사이에 구성되며, 상기 액티브 신호에 의하여 구동하며, 상기 방향 제어 신호에 대응하여 데이터의 입출력 방향을 결정하는 양방향 버퍼와;
    상기 액티브 신호에 의하여 구동하며, 상기 제어기로부터의 제어 신호를 상기 오버 라이트 메모리에 제공하는 제 1 단방향 버퍼와;
    상기 제 1 단방향 버퍼와 양방향 버퍼 및 상기 상대측 제어 보드 사이에 연결되어 자기측 제어 보드의 액티브/스탠바이 상태에 따라 상기 제 1 단방향 버퍼 및 양방향 버퍼로부터 제공되는 상기 제어기의 제어 신호 및 데이터를 상기 상대측 제어 보드에 제공하는 송신 회로와;
    상기 상대측 보드의 수신 회로에 연결되며, 상기 상대측 수신 회로의 제어 신호 및 데이터를 상기 제 1 단방향 버퍼, 양방향 버퍼 및 상기 오버 라이트 메모리에 제공하는 수신 회로를 구비하는 전전자 교환기 내 제어 보드의 이중화 장치.
  2. 제 1 항에 있어서,
    하나의 발진부를 구비하며, 상기 제 1 및 제 2 제어 보드는 상기 발진부의 클럭을 공용하는 것을 특징으로 하는 전전자 교환기 내 제어 보드의 이중화 장치.
  3. 제 2 항에 있어서,
    상기 수신 회로는 상기 제어 신호와 데이터를 각기 래치하는 제 1 및 제 2 래치를 구비하며, 상기 제 1 및 제 2 래치는 상기 발진부의 클럭에 동기하여 상기 제어 신호 및 데이터를 래치하는 것을 특징으로 하는 전전자 교환기 내 제어 보드의 이중화 장치.
  4. 제 1 항 또는 제 3 항에 있어서,
    상기 송신 회로는 상기 제어기의 출력 인에이블 신호에 따라 구동하여 상기 양방향 버퍼로부터의 데이터를 상기 상대측 제어 보드에 제공하는 제 2 단방향 버퍼와, 상기 제 1 단방향 버퍼로부터의 데이터를 상기 상대측 제어 보드에 제공하는 제 3 단방향 버퍼를 구비하는 것을 특징으로 하는 전전자 교환기 내 제어 보드의 이중화 장치.
  5. 제 4 항에 있어서, 상기 제어기는 MPC8260임을 특징으로 하는 전전자 교환기 내 제어 보드의 이중화 장치.
  6. 제 4 항에 있어서, 상기 로컬 메모리는 동기형 DRAM임을 특징으로 하는 전전자 교환기 내 제어 보드의 이중화 장치.
  7. 제 4 항에 있어서, 상기 오버 라이트 메모리는 동기형 DRAM임을 특징으로 하는 전전자 교환기 내 제어 보드의 이중화 장치.
KR1020000035898A 2000-06-28 2000-06-28 전전자 교환기 내 제어 보드의 이중화 장치 KR100339653B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020000035898A KR100339653B1 (ko) 2000-06-28 2000-06-28 전전자 교환기 내 제어 보드의 이중화 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020000035898A KR100339653B1 (ko) 2000-06-28 2000-06-28 전전자 교환기 내 제어 보드의 이중화 장치

Publications (2)

Publication Number Publication Date
KR20020000682A true KR20020000682A (ko) 2002-01-05
KR100339653B1 KR100339653B1 (ko) 2002-06-05

Family

ID=19674379

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000035898A KR100339653B1 (ko) 2000-06-28 2000-06-28 전전자 교환기 내 제어 보드의 이중화 장치

Country Status (1)

Country Link
KR (1) KR100339653B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100621107B1 (ko) * 2004-12-30 2006-09-13 삼성전자주식회사 냉장고
KR20210150803A (ko) 2020-06-04 2021-12-13 주식회사 나인스 인공지능 기반의 할인쿠폰 액면가 추천을 위한 전자 시스템 장치 및 그 동작 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100621107B1 (ko) * 2004-12-30 2006-09-13 삼성전자주식회사 냉장고
KR20210150803A (ko) 2020-06-04 2021-12-13 주식회사 나인스 인공지능 기반의 할인쿠폰 액면가 추천을 위한 전자 시스템 장치 및 그 동작 방법

Also Published As

Publication number Publication date
KR100339653B1 (ko) 2002-06-05

Similar Documents

Publication Publication Date Title
US5125081A (en) Inter-configuration changing controller based upon the connection and configuration information among plurality of clusters and the global storage
US6459651B1 (en) Semiconductor memory device having data masking pin and memory system including the same
US5845108A (en) Semiconductor memory device using asynchronous signal
JP2007048281A (ja) 非多重型メモリコントローラと多重型のメモリとをインタフェーシングするためのラッパ回路及び方法
US20060062286A1 (en) Data training in memory device
KR100339653B1 (ko) 전전자 교환기 내 제어 보드의 이중화 장치
WO2007046481A1 (ja) メモリ制御装置
KR0182342B1 (ko) 동기식 메모리를 갖는 정보처리장치 및 동기식 메모리
KR100283009B1 (ko) 교환기에서 프로세서 보드의 이중화 구조
KR100337296B1 (ko) 이중화 회로보드간의 데이터 복사장치 및 방법
KR100208276B1 (ko) 전전자 교환기의 데이터 이중화 장치
KR100214122B1 (ko) 프로세서간 통신 데이터의 손실을 방지할 수 있는 이중화구조를 갖는 통신시스템
US6766403B2 (en) CPU system with high-speed peripheral LSI circuit
US8635418B2 (en) Memory system and method for passing configuration commands
US6757752B2 (en) Micro controller development system
KR20000055425A (ko) 이중화 보드에서 메모리의 선택적 동시복사 장치 및 방법
KR100208282B1 (ko) 전전자 교환기의 데이터 이중화 장치
JPH0115900B2 (ko)
KR910008419B1 (ko) 공통 메모리 억쎄스방식
KR100303327B1 (ko) 교환 시스템에서의 메모리 이중화를 위한 장치 및 방법
US20040268081A1 (en) Apparatus and method for storing digital data
KR100663384B1 (ko) 메모리 인터페이스 장치 및 방법
KR20030024472A (ko) Ｃｐｕ 이중화 장치 및 방법
JPH04263333A (ja) メモリ二重化方式
JPH06110770A (ja) メモリテーブル切替え機能付き制御装置

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110428

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee