KR200198274Y1 - Bump in semiconductor device - Google Patents
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Abstract
본 고안은 반도체장치의 범프에 관한 것으로서 특히, 금을 이용한 범프(gold bump)를 채택하는 반도체장치의 범프에 있어서 반도체 패드(pad) 위에 형성하는 금 범프(gold bump)의 구조에 관한 것으로서 범프 형성 후 표면평탄화와 접착강도의 강화 그리고 콘택저항 감소에 모두 개선효과가 있는 범프의 구조에 관한 것이다.The present invention relates to a bump of a semiconductor device, and more particularly, to a structure of a gold bump formed on a semiconductor pad in a bump of a semiconductor device employing a gold bump using gold. It is related to the structure of the bump which has the effect of improving both the surface flattening, the strengthening of the adhesive strength and the reduction of the contact resistance.
이를 위하여 본 고안은 필드산화막으로 필드영역과 활성영역이 정의된 반도체기판과, 필드산화막의 표면과 필드산화막이 형성된 부위를 제외한 반도체 기판 위에 위치한 제 1 금속배선과, 제 1 금속배선위에 위치한 제 2 금속배선과, 필드산화막을 여유있게 포함하는 부위의 상부를 제외한 제 2 금속배선 위에 위치하는 패시베이션층 패턴과, 패시베이션층이 위치하지 아니하는 제 2 금속배선의 표면과 상기 패시베이션층 패턴의 측면과 상기 패턴의 측면과 연결된 상기 패시베이션층의 상부표면 일부에 형성된 배리어금속패턴과, 배리어금속패턴 위에 위치한 범프로 이루어진다.To this end, the present invention provides a semiconductor substrate having a field region and an active region defined as a field oxide film, a first metal wiring located on the semiconductor substrate except for the surface of the field oxide film and a portion where the field oxide film is formed, and a second metal wiring located on the first metal wiring. The passivation layer pattern positioned on the second metal wiring except for the upper portion of the portion including the field oxide film, the surface of the second metal wiring on which the passivation layer is not located, the side surfaces of the passivation layer pattern, and the A barrier metal pattern formed on a portion of the upper surface of the passivation layer connected to the side of the pattern, and a bump located on the barrier metal pattern.
Description
본 고안은 반도체장치의 범프에 관한 것으로서 특히, 금을 이용한 범프(gold bump)를 채택하는 반도체장치의 범프에 있어서 반도체 패드(pad) 위에 형성하는 금 범프(gold bump)의 구조에 관한 것으로서 범프 형성 후 표면평탄화와 접착강도의 강화 그리고 콘택저항 감소에 모두 개선효과가 있는 범프의 구조에 관한 것이다.The present invention relates to a bump of a semiconductor device, and more particularly, to a structure of a gold bump formed on a semiconductor pad in a bump of a semiconductor device employing a gold bump using gold. It is related to the structure of the bump which has the effect of improving both the surface flattening, the strengthening of the adhesive strength and the reduction of the contact resistance.
종래의 금으로 만들어진 범프의 역할은 패키지 방식의 일종인 티씨피(tape carrier package)를 진행하기 위하여 웨이퍼의 패드부에 금을 소정의 두께로 두껍게 형성하는 것으로서 일반적인 패키지 방식인 와이어본딩(wire bonding)을 이용하지 아니하고 패키지공정을 진행한다. 이때 금 범프의 역할은 와이어본딩의 역할과 동일하지만 이를 위하여 패키지공정 진행시 아이엘비(inner lead bonding)을 실시한다. 아이엘비 기술이란 필름 캐리어(film carrier)의 리드와 소자의 전극을 범프를 매개체로 하여 연결하는 기술이고, 티씨피 기술이란 테이프상에 설계된 다양한 모양의 리드들을 칩위에 동시에 접착시키므로서 칩과 패키지 리드를 직접 연결시키는 기술이다.The role of bumps made of gold is to form a thick gold in a pad portion of a wafer in order to proceed with a tape carrier package, which is a kind of package method. Proceed with the package process without using. At this time, the role of the gold bump is the same as the role of wire bonding, but for this purpose, IEL (Inner lead bonding) is performed during the package process. ILB technology is a technology that connects the lead of the film carrier and the electrode of the device through the bump, and TPC technology connects the chip and package leads by simultaneously attaching leads of various shapes designed on the tape onto the chip. It is a technology that connects directly.
금 범프는 패드를 구성하므로 반도체소자에 관한 설명은 생략하고 패드형성방법에 관하여 설명하기로 한다.Since the gold bumps constitute a pad, description of the semiconductor device will be omitted and a method of forming a pad will be described.
도 1 은 종래의 기술에 의한 반도체장치의 금범프를 도시한 단면도이다.1 is a cross-sectional view showing a gold bump of a semiconductor device according to the prior art.
필드산화막(2)이 형성된 실리콘기판(1) 위에 제 1 금속배선(3)이 형성되어 있고 그 위의 소정 부위에 패터닝된 층간절연층(8)이 위치하고 있으며 다시 패터닝된 층간절연층(8)의 상부 표면 및 측면 그리고 패터닝된 층간절연층이 위치한 부위를 제외한 제 1 금속배선(3) 위에 제 2 금속배선(4)이 위치하게 된다. 따라서 단면상의 토포그래피는 패터닝된 층간절연층(8)의 위에 형성된 제 2 금속배선(4)은 상측으로 돌출한 형태를 갖는다. 그리고 제 2 금속배선(4) 위에 소정부위가 제거된 패시베이션(passivation)층(5)이 형성되어 있다. 이때 소정부위는 돌출한 형태의 제 2 금속배선(4)을 여유있게 포함하여 노출시키는 패드부위로서 금범프(7)와 제 2 금속배선(4)이 물리적으로 또한 전기적으로 접촉하는 부위이다.The first metal wiring 3 is formed on the silicon substrate 1 on which the field oxide film 2 is formed, and the patterned interlayer insulating layer 8 is positioned on a predetermined portion thereof, and the patterned interlayer insulating layer 8 is again patterned. The second metal interconnection 4 is positioned on the first metal interconnection 3 except for the upper surface and the side surface of the substrate and the patterned interlayer insulating layer. Therefore, in the cross-sectional topography, the second metal wiring 4 formed on the patterned interlayer insulating layer 8 has a shape protruding upward. The passivation layer 5 from which a predetermined portion is removed is formed on the second metal wiring 4. At this time, the predetermined portion is a pad portion that includes the exposed second metal wiring 4 in a protruding manner, and is a portion where the gold bumps 7 and the second metal wiring 4 are physically and electrically contacted.
노출된 제 2 금속배선(4)의 표면과 소정부위가 제거된 패시베이션층(5)의 측면 및 이와 연결된 패시베이션층(5)의 상부표면 일부에 패터닝된 배리어금속(barrier metal)층(6)이 얇은 두께로 형성되어 있다. 이때 배리어금속은 금범프를 플레이팅하기 위하여 TiW와 Au(금)의 합금을 증착하여 얇게 형성한다.The barrier metal layer 6 patterned on the side of the passivation layer 5 from which the surface and the predetermined portion of the exposed second metal wiring 4 is removed and a part of the upper surface of the passivation layer 5 connected thereto is formed. It is formed in a thin thickness. At this time, the barrier metal is thinly formed by depositing an alloy of TiW and Au (gold) to plate gold bumps.
그리고 패터닝된 배리어금속층(6) 위에 금 범프(7)가 형성되어 있다.Gold bumps 7 are formed on the patterned barrier metal layer 6.
도면에 표시되지는 아니하였으나 이후 공정에서 금범프(7)는 리드와 연결된다.Although not shown in the drawings, in the subsequent process, the gold bumps 7 are connected to the leads.
종래의 기술에 의한 금범프 구조에 있어서 제 1 금속배선(3)과 제 2 금속배선(4) 사이에 패터닝된 층간절연층(8)이 위치하고 있는 이유는 제 2 금속배선(4) 위에 위치하는 금범프(7)의 상부가 평탄하게 형성되어야 하기 때문이다. 이때 패터닝된 층간절연층(8)을 형성하지 아니할 경우 금범프(7)의 상부가 아래로 함몰되어 형성되므로서 금범프(7)의 토포그래피가 열악해진다.The reason why the patterned interlayer insulating layer 8 is located between the first metal wiring 3 and the second metal wiring 4 in the gold bump structure according to the related art is located on the second metal wiring 4. This is because the upper part of the gold bump 7 should be formed flat. In this case, when the patterned interlayer insulating layer 8 is not formed, the topography of the gold bumps 7 is depressed, so that the topography of the gold bumps 7 is poor.
상술한 종래 기술에 따른 금범프 구조는 제 1 금속배선과 제 2 금속배선 사이에 패터닝된 층간절연층이 위치하므로 제 1 금속배선과 제 2 금속배선의 접착면적의 감소에 기인한 금범프의 접착강도가 감소하게 되고, 제 1 금속배선과 제 2 금속배선의 콘택저항이 증가하여 소자불량의 원인을 제공하고 또한 패드부 형성시 얼라인먼트가 불량할 경우 패터닝된 제 2 층간절연층의 단차때문에 금속배선이 끊어질 염려가 있어 그 하부에 식각액등이 침투할 문제가 있다.In the gold bump structure according to the related art described above, since the patterned interlayer insulating layer is positioned between the first metal wiring and the second metal wiring, the adhesion of the gold bump due to the reduction in the adhesion area between the first metal wiring and the second metal wiring is achieved. The strength is decreased, the contact resistance of the first metal wiring and the second metal wiring is increased to provide a cause of device defects, and if the alignment is poor when forming the pad part, the metal wiring is formed due to the stepped portion of the patterned second interlayer insulating layer. There is a risk of breaking, there is a problem that the etchant penetrates the lower portion.
따라서, 본 고안의 목적은 금을 이용한 범프(gold bump)를 채택하는 반도체장치에 있어서 패드부위에서 필드산화막을 범프 하부에 위치시키므로서 범프 형성후 금범프 상부의 평탄화를 자동으로 이루어지게 하고 제 1 금속배선과 제 2 금속배선의 접착면적을 증가시키는 구조를 제공하는데 있다.Accordingly, an object of the present invention is to place a field oxide film under a bump at a pad portion in a semiconductor device employing a gold bump using gold to automatically flatten the upper part of a bump after forming the bump. It is to provide a structure for increasing the adhesion area of the metal wiring and the second metal wiring.
상기 목적들을 달성하기 위한 본 고안은 필드산화막으로 필드영역과 활성영역이 정의된 반도체기판과, 필드산화막의 표면과 필드산화막이 형성된 부위를 제외한 반도체 기판 위에 위치한 제 1 금속배선과, 제 1 금속배선위에 위치한 제 2 금속배선과, 필드산화막을 여유있게 포함하는 부위의 상부를 제외한 제 2 금속배선 위에 위치하는 패시베이션층 패턴과, 패시베이션층이 위치하지 아니하는 제 2 금속배선의 표면과 상기 패시베이션층 패턴의 측면과 상기 패턴의 측면과 연결된 상기 패시베이션층의 상부표면 일부에 형성된 배리어금속패턴과, 배리어금속패턴 위에 위치한 범프로 이루어진다.The present invention for achieving the above object is a semiconductor substrate having a field region and an active region defined as a field oxide film, a first metal wiring located on the semiconductor substrate excluding the surface of the field oxide film and the portion where the field oxide film is formed, and the first metal wiring The passivation layer pattern positioned on the second metal wiring except the upper portion of the second metal wiring disposed above, the portion including the field oxide film, and the surface of the second metal wiring on which the passivation layer is not located and the passivation layer pattern. And a barrier metal pattern formed on a portion of an upper surface of the passivation layer connected to a side of the pattern and the side of the pattern, and a bump located on the barrier metal pattern.
도 1 은 종래 기술에 따른 반도체장치의 범프를 도시하는 단면도1 is a cross-sectional view showing a bump of a semiconductor device according to the prior art.
도 2 는 본 고안에 따른 반도체장치의 범프를 도시하는 단면도2 is a cross-sectional view showing a bump of the semiconductor device according to the present invention.
이하, 첨부한 도면을 참조하여 본 고안을 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2 는 본 고안에 따른 반도체장치의 범프를 도시하는 단면도이다.2 is a cross-sectional view showing a bump of the semiconductor device according to the present invention.
필드산화막(22)이 형성된 실리콘기판(21) 위에 제 1 금속배선(23)이 형성되어 있고 패드부가 필드산화막(22) 상부에 형성되어 있다. 이때 패드부 아래에 위치하는 필드산화막(28)은 종래의 기술에서의 패터닝된 층간절연막의 역할을 하여 범프형성공정을 단순화시킨다.The first metal wiring 23 is formed on the silicon substrate 21 on which the field oxide film 22 is formed, and the pad portion is formed on the field oxide film 22. At this time, the field oxide film 28 positioned below the pad portion serves as a patterned interlayer insulating film in the prior art to simplify the bump forming process.
그리고 제 1 금속배선(23) 위에 또 다른 제 2 금속배선(24)이 위치한다. 따라서 단면상의 토포그래피 즉 필드산화막(22) 위에 형성된 제 2 금속배선(24)은 패드부의 일부로서 상측으로 돌출한 계단형태를 갖는다. 그리고 제 2 금속배선(24) 위에 소정부위가 제거된 패시베이션(passivation)층(25)이 형성되어 있다. 이때 소정부위는 돌출한 계단형태의 제 2 금속배선(24)을 여유있게 포함하여 노출시키는 패드부위로서 금범프(27)와 제 2 금속배선(24)이 배리어금속(barrier metal)을 물리적으로 또한 전기적으로 접촉시키는 부위이다.In addition, another second metal wire 24 is positioned on the first metal wire 23. Therefore, the second metal wiring 24 formed on the topography of the cross section, that is, the field oxide film 22 has a stepped shape protruding upward as part of the pad portion. The passivation layer 25 from which a predetermined portion is removed is formed on the second metal wiring 24. At this time, the predetermined portion is a pad portion that includes a protruding stepped second metal wiring 24 to be exposed to the gold bump 27 and the second metal wiring 24 physically and also the barrier metal (barrier metal) It is the site of electrical contact.
계단형태를 포함하는 노출된 제 2 금속배선(24)의 표면과 소정부위가 제거된 패시베이션층(25)의 측면 및 이와 연결된 패시베이션층(25)의 상부표면 일부에 패터닝된 배리어금속(barrier metal)층(26)이 얇은 두께로 형성되어 있다. 이때 배리어금속은 금범프를 플레이팅하기 위하여 TiW와 Au(금)의 합금을 증착하여 얇게 형성하며 금범프(27)와 제 2 금속배선(24)의 접촉성을 향상시킨다.The barrier metal patterned on the surface of the exposed second metal wiring 24 including the step shape and the side surface of the passivation layer 25 from which a predetermined portion is removed and a portion of the upper surface of the passivation layer 25 connected thereto. Layer 26 is formed to a thin thickness. At this time, the barrier metal is formed by thinly depositing an alloy of TiW and Au (gold) to plate the gold bumps, and improves the contact between the gold bumps 27 and the second metal wires 24.
그리고 패터닝된 배리어금속층(26) 위에 금 범프(27)가 형성되어 있다.Gold bumps 27 are formed on the patterned barrier metal layer 26.
도면에 표시되지는 아니하였으나 이후 공정에서 금범프(27)는 리드와 연결된다.Although not shown in the drawings, in the subsequent process, the gold bumps 27 are connected to the leads.
본 고안은 종래의 기술에 의한 금범프 구조와 같이 제 1 금속배선(23)과 제 2 금속배선(24)이 계단형태의 토포그래피를 구비하므로 금범프(27)의 상부가 평탄한 구조를 갖게 된다. 이때 필드산화막을 패드부의 하부 지지구조로 이용하지 아니하면 금범프(27)의 상부가 아래로 함몰되어 형성되므로서 열악한 금범프(27)의 토포그래피를 평탄화시키기 위한 추가공정이 요구된다.According to the present invention, since the first metal wiring 23 and the second metal wiring 24 have a stepped topography like the gold bump structure of the related art, the upper portion of the gold bump 27 has a flat structure. . In this case, if the field oxide film is not used as the lower support structure of the pad part, an additional process for flattening the topography of the poor gold bumps 27 is required since the upper portion of the gold bumps 27 is recessed downward.
따라서, 본 고안은 패드부와 리드를 전기적으로 연결시키는 방법에 있어서 금범프를 사용하며 그러한 금범프의 구조를 형성하는데 있어서, 범프의 표면을 평탄화 시키는 공정을 채택하지 아니하고 또한 별도의 층간절연막 패턴을 형성함 없이 자동 평탄화된 금범프 구조를 얻을 수 있고, 제 1 금속배선과 제 2 금속배선의 접촉면적을 증가시키므로서 금범프의 접착강도를 증가시키며, 제 1 금속배선과 제 2 금속배선의 접촉저항을 감소시키고, 얼라인먼트가 불량할 경우에도 소자의 안정성을 유지할 수 있으며, 또한 필드산화막의 상부가 원형이므로 제 1 금속배선과 제 2 금속배선의 단차(step coverage)를 향상시키는 장점이 있다.Therefore, the present invention uses gold bumps in the method of electrically connecting the pad portion and the lead, and in forming the structure of the gold bumps, it does not adopt a process of planarizing the surface of the bumps and also provides a separate interlayer insulating film pattern. It is possible to obtain an automatic flattened gold bump structure without forming, increase the adhesive strength of the gold bumps by increasing the contact area of the first metal wiring and the second metal wiring, and contacting the first metal wiring and the second metal wiring. The resistance can be reduced, and the stability of the device can be maintained even if the alignment is poor, and since the upper portion of the field oxide film is circular, there is an advantage of improving the step coverage between the first metal wiring and the second metal wiring.
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| KR2019980000506U KR200198274Y1 (en) | 1998-01-17 | 1998-01-17 | Bump in semiconductor device |
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Family Applications (1)
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