KR200178735Y1

KR200178735Y1 - Stabilizing circuit of fpga

Info

Publication number: KR200178735Y1
Application number: KR19990024021U
Authority: KR
Inventors: 송경섭
Original assignee: 엘지정보통신주식회사
Priority date: 1999-11-04
Filing date: 1999-11-04
Publication date: 2000-04-15

Abstract

본 고안은 이동 통신에 관한 것으로, 특히 이동 통신 시스템의 구성 요소인 기지국(BTS)에서 프로세서 보드들에 사용되는 프로그램형 논리 디바이스(PLD : Programmable Logic Device) 중 필드 프로그래머블 게이트 어레이(Field Programmable Gate Array ; 이하, FPGA 라 약칭함)를 안정화시키기 위한 회로에 관한 것이다.The present invention relates to mobile communication, in particular Field Programmable Gate Array (PLD) of Programmable Logic Device (PLD) used for processor boards in a base station (BTS) that is a component of a mobile communication system; Hereinafter referred to as FPGA).

이에 대해 본 고안에서는 보드에 공급 전원(VCC)이 인가된 시점 이후에 프로그램 신호(PROG)가 하이(High)로 동작하는 시점에서 초기 로딩 시작 시점까지 일정 간격 이상의 여유(관련 표준에 맞는 시간 간격)가 있도록 하며, FPGA의 내부 신호들을 타이밍적으로 안정화시키는데 적당한 FPGA의 안정화 회로를 제공한다.On the other hand, according to the present invention, the program signal PROG operates high after the time when the power supply VCC is applied to the board, and then a certain interval or more is allowed from the time of initial loading start (time interval in accordance with related standards). It also provides the FPGA's stabilization circuit suitable for timing stabilizing the internal signals of the FPGA.

Description

Stabilizing circuit of field programmable gate array

본 고안은 이동 통신에 관한 것으로, 특히 이동 통신 시스템의 구성 요소인 기지국에서 프로세서 보드들에 사용되는 프로그램형 논리 디바이스(PLD) 중 FPGA를 안정화시키기 위한 회로에 관한 것이다.The present invention relates to mobile communications, and more particularly to circuitry for stabilizing an FPGA of programmable logic devices (PLDs) used in processor boards in base stations that are components of mobile communications systems.

반도체 소자의 발달과 더불어 최근에는 프로그램형 논리 디바이스(PLD)라는 말이 일반적인 용어로 통용되고 있다.With the development of semiconductor devices, the term programmable logic device (PLD) has become common term in recent years.

일반적으로 프로그램형 논리 디바이스(PLD)란, 사용자가 원하는 디지털 기능을 구현할 목적으로 재구성이 가능한 논리 디바이스이다.Generally, a programmable logic device (PLD) is a logic device that can be reconfigured in order to implement a digital function desired by a user.

이러한 프로그램형 논리 디바이스(PLD)의 종류에는 프로그램형 롬(Programmable Read Only Memory ; 이하, PROM 이라 약칭함), 프로그램형 논리 어레이(PLA : Programmable Logic Array), 단순 프로그램형 논리 디바이스(SPLD : Simple PLD), 복합 프로그램형 논리 디바이스(CPLD : Complex PLD), 그리고 FPGA 등이 있다.Such types of programmable logic devices (PLDs) include a programmable read only memory (hereinafter referred to as PROM), a programmable logic array (PLA), and a simple programmable logic device (SPLD). ), Complex Programmable Logic Devices (CPLDs), and FPGAs.

특히 이동 통신 시스템에서는 상기 나열된 프로그램형 논리 디바이스(PLD)들이 많이 사용된다.Particularly in the mobile communication system, the above-described programmable logic devices (PLDs) are frequently used.

도 1은 종래의 FPGA를 구성하는 회로 구조의 일 예를 나타낸 도면으로, 원칙론적인 기본 회로 구성을 나타내었다. 반면에 도 2의 회로 구성은 실제 보드 상에서 응용되는 경우이다.1 is a view showing an example of a circuit structure constituting a conventional FPGA, showing a principle basic circuit configuration. On the other hand, the circuit configuration of FIG. 2 is a case where the actual board is applied.

도 1을 참조하면, 그 회로 구조는 범용의 FPGA(1)와 데이터 로딩(Loading)용 PROM(2)으로 구성된다. 도 2의 회로 구성도 이와 동일하다.Referring to Fig. 1, the circuit structure is composed of a general-purpose FPGA 1 and a PROM 2 for data loading. The circuit configuration of Fig. 2 is also the same.

FPGA(1)에는 데이터 로딩을 위해 5개의 핀이 사용되며, 이는 PROGRAM, CCLK, DIN, LDC, 그리고 INIT들이다. 또한 PROM(2)에는 데이터 로딩을 위해 4개의 핀이 사용되며, 이는 CLK, DATA, CE, 그리고 RESET/OE 들이다.Five pins are used in the FPGA to load data, which are PROGRAM, CCLK, DIN, LDC, and INITs. In addition, four pins are used in the PROM (2) for data loading: CLK, DATA, CE, and RESET / OE.

도 3은 도 1에 도시된 FPGA 회로의 타이밍도를 나타낸 것으로, 처음 보드에 전원(VCC)이 인가된 후 프로그램 신호 제어에 의해 PROGRAM 핀으로 입력되는 프로그램 신호(PROG)가 하이(High)이면, FPGA(1)의 INIT 핀에서 PROM(2)의 RESET/OE 핀으로 출력되는 내부 신호가 하이(High)로 동작할 때 데이터 초기 로딩이 시작된다.FIG. 3 is a timing diagram of the FPGA circuit shown in FIG. 1. When the program signal PROG input to the PROGRAM pin by the program signal control after the power supply VCC is first applied to the board is high, When the internal signal output from the INIT pin of the FPGA 1 to the RESET / OE pin of the PROM 2 operates high, data initial loading is started.

이후 FPGA(1)가 CCLK 핀을 통해 PROM(2)의 CLK 핀으로 직렬 클럭 신호를 전달하면, PROM(2)은 DATA 핀으로 이 직렬 클럭 신호에 맞춰 로딩용 데이터를 공급한다.After the FPGA 1 transfers the serial clock signal through the CCLK pin to the CLK pin of the PROM 2, the PROM 2 supplies the loading data in accordance with the serial clock signal to the DATA pin.

FPGA(1)는 DIN 핀으로 로딩용 데이터를 전달받으며, 이후 FPGA(1)에서 LDC 핀을 통해 로딩이 종료되었음을 알리는 상태 신호가 동작함에 따라 지금까지의 데이터 초기 로딩이 완료된다.The FPGA 1 receives the data for loading on the DIN pin, and then the initial data loading is completed as the status signal indicating that the loading is completed through the LDC pin in the FPGA 1 operates.

도 2는 종래의 FPGA를 구성하는 회로 구조의 다른 예를 나타낸 도면이다.2 is a diagram illustrating another example of a circuit structure of a conventional FPGA.

도 2를 참조하면, 그 회로 구조는 범용의 FPGA(10)와 데이터 로딩(Loading)용 PROM(20)으로 구성된다. FPGA(10)에는 데이터 로딩을 위해 4개의 핀이 사용되며 이는 RESET, CCLK, DIN, 그리고 DONE들이다. 또한 PROM(20)에는 데이터 로딩을 위해 4개의 핀이 사용되며 이는 CLK, DATA, CE, 그리고 RESET/OE 들이다.2, the circuit structure is composed of a general-purpose FPGA 10 and a PROM 20 for data loading. The FPGA 10 uses four pins for data loading, which are RESET, CCLK, DIN, and DONE. In addition, four pins are used in the PROM 20 for data loading: CLK, DATA, CE, and RESET / OE.

도 4는 도 2에 도시된 FPGA 회로의 타이밍도를 나타낸 것으로, 처음 보드에 전원(VCC)이 인가되면서 각 리셋 신호(RESET signal)가 FPGA(10)의 PROGRAM 핀과 PROM(20)의 RESET/OE 핀으로 입력됨에 따라 프로그램 신호(PROG)가 하이(High)로 동작하여 초기 로딩이 시작된다.FIG. 4 is a timing diagram of the FPGA circuit shown in FIG. 2. When a power supply VCC is first applied to a board, each reset signal is reset to a PROGRAM pin of the FPGA 10 and a RESET / As it is input to the OE pin, the program signal PROG operates high and initial loading begins.

이후 FPGA(10)가 CCLK 핀을 통해 PROM(20)의 CLK 핀으로 직렬 클럭 신호를 전달하면, PROM(20)은 DATA 핀으로 이 직렬 클럭 신호에 맞춰 로딩용 데이터를 공급한다.Then, when the FPGA 10 transmits the serial clock signal to the CLK pin of the PROM 20 through the CCLK pin, the PROM 20 supplies the loading data in accordance with the serial clock signal to the DATA pin.

FPGA(10)는 DIN 핀으로 로딩용 데이터를 전달받으며, 이후 FPGA(10)에서 DONE 핀을 통해 로딩이 종료되었음을 알리는 상태 신호가 동작함에 따라 지금까지의 데이터 초기 로딩이 완료된다.The FPGA 10 receives the data for loading to the DIN pin, and since the status signal indicating that loading is completed through the DONE pin in the FPGA 10 operates, data initial loading so far is completed.

이상에서 설명된 종래 기술에서는 데이터 로딩을 위해 FPGA의 초기화 상태가 정상적으로 동작한다는 보장이 없다. 이는 보드에 공급 전원(VCC)이 인가된 시점 이후에 프로그램 신호(PROG)가 하이(High)로 동작하는 시점에서 초기 로딩 시작 시점까지 일정 간격 이상의 여유가 없기 때문이다.In the prior art described above, there is no guarantee that the initialization state of the FPGA operates normally for data loading. This is because there is no more than a certain interval from the time when the program signal PROG operates high after the time when the power supply VCC is applied to the board to the initial load start time.

본 고안의 목적은 상기한 점을 감안하여 안출한 것으로, 보드에 공급 전원(VCC)이 인가된 시점 이후에 프로그램 신호(PROG)가 하이(High)로 동작하는 시점에서 초기 로딩 시작 시점까지 일정 간격 이상의 여유(관련 표준에 맞는 시간 간격)가 있도록 하며, FPGA의 내부 신호들을 타이밍적으로 안정화시키는데 적당한 FPGA의 안정화 회로를 제공한다.The object of the present invention was devised in view of the above-mentioned point, and a predetermined interval from the time when the program signal PROG operates high to the initial loading start time after the time of supplying the power supply VCC to the board is applied. It provides the above margin (time intervals that meet the relevant standards) and provides the FPGA's stabilization circuit suitable for timing stabilization of the FPGA's internal signals.

상기한 목적을 달성하기 위한 본 고안에 따른 FPGA 회로의 특징은, 범용의 FPGA와, 상기 FPGA에 데이터를 로딩하는 PROM과, 상기 FPGA의 내부 신호를 타이밍적으로 안정화시키는 안정화 회로로 구성된다.The characteristics of the FPGA circuit according to the present invention for achieving the above object is composed of a general-purpose FPGA, a PROM for loading data into the FPGA, and a stabilization circuit for stabilizing the internal signal of the FPGA in a timing.

바람직하게는 상기 안정화 회로가 상기 FPGA의 PROGRAM 핀에 대해 서로 병렬 연결되는 풀업 저항과 풀다운 캐패시터를 포함한 제1 안정화부와, 상기 FPGA의 INIT 핀과 상기 PROM의 RESET/OE 핀의 연결에 대해 병렬로 연결되는 풀업 저항을 포함한 제2 안정화부와, 상기 FPGA의 DONE 핀과 상기 PROM의 CE 핀의 연결에 대해 병렬로 연결되는 풀업 저항을 포함한 제3 안정화부로 구성된다.Preferably, the stabilization circuit includes a first stabilization unit including a pull-up resistor and a pull-down capacitor connected to each other in parallel with the PROGRAM pin of the FPGA, and in parallel with a connection between the INIT pin of the FPGA and the RESET / OE pin of the PROM. And a second stabilization unit including a pull-up resistor connected thereto, and a third stabilization unit including a pull-up resistor connected in parallel with a connection between the DONE pin of the FPGA and the CE pin of the PROM.

여기서, 상기 제1 안정화부의 풀다운 캐패시터는 접지되며, 풀업 저항은 전원과 연결된다. 또한 제2 안정화부 및 제3 안정화부의 각 풀업 저항은 전원과 연결된다.Here, the pull-down capacitor of the first stabilization part is grounded, and the pull-up resistor is connected to a power source. In addition, each pull-up resistor of the second stabilization part and the third stabilization part is connected to a power source.

도 1은 종래의 FPGA를 구성하는 회로 구조의 일 예를 나타낸 도면.1 is a view showing an example of a circuit structure constituting a conventional FPGA.

도 2는 종래의 FPGA를 구성하는 회로 구조의 다른 예를 나타낸 도면.2 is a diagram showing another example of a circuit structure of a conventional FPGA.

도 3은 도 1에 도시된 FPGA 회로의 타이밍도.3 is a timing diagram of the FPGA circuit shown in FIG.

도 4는 도 2에 도시된 FPGA 회로의 타이밍도.4 is a timing diagram of the FPGA circuit shown in FIG.

도 5는 본 고안의 FPGA를 구성하는 회로 구조를 나타낸 도면.5 is a diagram showing the circuit structure of the FPGA of the present invention.

도 6은 본 고안에 따른 FPGA 회로의 타이밍도.6 is a timing diagram of an FPGA circuit according to the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

100 : FPGA(Field Programmable Gate Array)100: Field Programmable Gate Array

200 : PROM(Programmable Read Only Memory)200: Programmable Read Only Memory (PROM)

300 : 제1 안정화부 310 : 제2 안정화부300: first stabilizer 310: second stabilizer

320 : 제3 안정화부320: third stabilization unit

이하 본 고안에 따른 FPGA의 안정화 회로에 대한 바람직한 일 실시 예를 첨부된 도면을 참조하여 설명한다.Hereinafter, a preferred embodiment of a stabilization circuit of an FPGA according to the present invention will be described with reference to the accompanying drawings.

도 5는 본 고안의 FPGA를 구성하는 회로 구조를 나타낸 도면이다.5 is a diagram showing the circuit structure of the FPGA of the present invention.

도 5를 참조하면, 그 회로 구조는 기본적으로 기존과 동일하게 범용의 FPGA(100)와 데이터 로딩(Loading)용 PROM(200)으로 구성된다. 또한 본 고안의 회로 구조에서는 FPGA(100)의 내부 신호를 타이밍적으로 안정화시키기 위한 안정화 회로(300,310,320)가 추가로 구성된다.Referring to FIG. 5, the circuit structure basically includes a general-purpose FPGA 100 and a PROM 200 for data loading. In addition, in the circuit structure of the present invention, stabilization circuits 300, 310, and 320 for stabilizing the internal signal of the FPGA 100 are further configured.

도 5의 FPGA(100)에는 데이터 로딩을 위해 5개의 핀이 사용되며 이는 PROGRAM, CCLK, DIN, DONE, 그리고 INIT들이다. 또한 PROM(200)에는 데이터 로딩을 위해 4개의 핀이 사용되며 이는 CLK, DATA, CE, 그리고 RESET/OE 들이다.In the FPGA 100 of FIG. 5, five pins are used for data loading, which are PROGRAM, CCLK, DIN, DONE, and INITs. In addition, four pins are used in the PROM 200 for data loading, which are CLK, DATA, CE, and RESET / OE.

또한 안정화 회로(300,310,320)는 FPGA(100)의 PROGRAM 핀에 대해 서로 병렬 연결되는 풀업 저항(Pull-up resistance)과 풀다운 캐패시터(Pull-down capacitor)를 포함한 제1 안정화부(300)와, FPGA(100)의 INIT 핀과 PROM(200)의 RESET/OE 핀의 연결에 대해 병렬로 연결되는 풀업 저항을 포함한 제2 안정화부(310)와, FPGA(100)의 DONE 핀과 PROM(200)의 CE 핀의 연결에 대해 병렬로 연결되는 풀업 저항을 포함한 제3 안정화부(320)로 구성된다.Also, the stabilization circuits 300, 310, and 320 may include a first stabilization unit 300 including a pull-up resistor and a pull-down capacitor connected in parallel to the PROGRAM pins of the FPGA 100, and the FPGA ( Second stabilization unit 310 including a pull-up resistor connected in parallel to the connection of the INIT pin of the 100 and the RESET / OE pin of the PROM (200), the DONE pin of the FPGA (100) and CE of the PROM (200) It consists of a third stabilization unit 320 including a pull-up resistor connected in parallel with respect to the connection of the pin.

여기서 제1 안정화부(300)의 풀다운 캐패시터는 접지(ground)되며, 풀업 저항은 공급 전원(VCC)과 연결된다. 또한 제2 안정화부(310)의 풀업 저항은 INIT 핀과 RESET/OE 핀의 연결선과 병렬로 접선되며 반대측은 공급 전원(VCC)과 연결된다. 마지막으로 제3 안정화부(320)의 풀업 저항은 DONE 핀과 CE 핀의 연결선과 병렬로 접속되며 반대측은 공급 전원(VCC)과 연결된다.Here, the pull-down capacitor of the first stabilization unit 300 is grounded, and the pull-up resistor is connected to the supply power supply VCC. In addition, the pull-up resistor of the second stabilization unit 310 is connected in parallel with the connection line of the INIT pin and the RESET / OE pin and the opposite side is connected to the supply power supply (VCC). Finally, the pull-up resistor of the third stabilization unit 320 is connected in parallel with the connection line between the DONE pin and the CE pin, and the opposite side is connected to the supply power supply VCC.

도 6은 본 고안에 따른 FPGA 회로의 타이밍도로써, 도 5에 도시된 FPGA 회로의 타이밍도이다.6 is a timing diagram of the FPGA circuit according to the present invention, which is a timing diagram of the FPGA circuit shown in FIG.

처음 보드에 전원(VCC)이 인가된 후 프로그램 신호 제어에 의해 PROGRAM 핀으로 입력되는 프로그램 신호(PROG)가 하이(High)이면, FPGA(100)의 INIT 핀에서 PROM(200)의 RESET/OE 핀으로 출력되는 내부 신호가 하이(High)로 동작할 때 데이터 초기 로딩이 시작된다.If the program signal PROG, which is input to the PROGRAM pin by the program signal control after the power supply VCC is applied to the board, is high, the RESET / OE pin of the PROM 200 at the INIT pin of the FPGA 100 Initial loading of data starts when the internal signal outputted by H is high.

이후 FPGA(100)가 CCLK 핀을 통해 PROM(200)의 CLK 핀으로 직렬 클럭 신호를 전달하면, PROM(200)은 DATA 핀으로 이 직렬 클럭 신호에 맞춰 로딩용 데이터를 공급한다.Then, when the FPGA 100 transmits a serial clock signal to the CLK pin of the PROM 200 through the CCLK pin, the PROM 200 supplies data for loading in accordance with the serial clock signal to the DATA pin.

FPGA(100)는 DIN 핀으로 로딩용 데이터를 전달받으며, 이후 FPGA(100)에서 DONE 핀을 통해 로딩이 종료되었음을 알리는 상태 신호가 동작함에 따라 지금까지의 데이터 초기 로딩이 완료된다.The FPGA 100 receives the data for loading on the DIN pin, and then the initial data loading is completed as the status signal indicating that the loading is completed through the DONE pin in the FPGA 100 operates.

결국 본 고안에서는 도 5에 도시된 바와 같은 안정화 회로를 FPGA 회로 구성에 추가함으로써, 도 6에 나타낸 바와 같이 보드에 공급 전원(VCC)이 인가된 시점 이후에 프로그램 신호(PROG)가 하이(High)로 동작하는 시점에서 초기 로딩 시작 시점까지의 시간 간격이 FPGA 회로 설계에 관련된 표준과 일치된다.As a result, in the present invention, by adding a stabilization circuit as shown in FIG. 5 to the FPGA circuit configuration, as shown in FIG. 6, the program signal PROG becomes high after the time point when the power supply VCC is applied to the board. The time interval from the point of operation to the start of initial loading is consistent with the standard for FPGA circuit design.

따라서 본 고안에 따른 FPGA의 안정화 회로를 사용함으로써 FPGA의 내부 신호들이 타이밍적으로 안정화되므로, 데이터 로딩을 위한 FPGA의 초기화 상태가 정상적으로 동작한다.Therefore, since the internal signals of the FPGA are stabilized in timing by using the stabilization circuit of the FPGA according to the present invention, the initialization state of the FPGA for data loading operates normally.

Claims

General purpose FPGAs,

A PROM for loading data into the FPGA;

A first stabilizing part including a pull-up resistor and a pull-down capacitor connected in parallel with each other to the PROGRAM pin of the FPGA, and the INIT pin of the FPGA and the RESET / OE pin of the PROM to stabilize the internal signal of the FPGA in a timing manner; A second stabilization part including a pull-up resistor connected in parallel with respect to the connection of the second stabilization part, and a third stabilization part including a pull-up resistor connected in parallel with the connection between the DONE pin of the FPGA and the CE pin of the PROM. FPGA stabilization circuit.