KR200164677Y1 - Driving circuit for input/output apparatus - Google Patents

Driving circuit for input/output apparatus Download PDF

Info

Publication number
KR200164677Y1
KR200164677Y1 KR2019970007500U KR19970007500U KR200164677Y1 KR 200164677 Y1 KR200164677 Y1 KR 200164677Y1 KR 2019970007500 U KR2019970007500 U KR 2019970007500U KR 19970007500 U KR19970007500 U KR 19970007500U KR 200164677 Y1 KR200164677 Y1 KR 200164677Y1
Authority
KR
South Korea
Prior art keywords
output
input
signal
test
output unit
Prior art date
Application number
KR2019970007500U
Other languages
Korean (ko)
Other versions
KR19980063059U (en
Inventor
박영문
Original Assignee
김영환
현대반도체주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대반도체주식회사 filed Critical 김영환
Priority to KR2019970007500U priority Critical patent/KR200164677Y1/en
Publication of KR19980063059U publication Critical patent/KR19980063059U/en
Application granted granted Critical
Publication of KR200164677Y1 publication Critical patent/KR200164677Y1/en

Links

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

본 고안은 테스트모드시 모든 입출력기를 구동하는 입출력기 구동회로에 관한 것으로, 종래에는 디램(DRAM)을 테스트하는 테스트모드에서 테스트속도를 빠르게 하기 위해서 테스트결과를 확인하는 하나의 입출력기만 구동하고 나머지 입출력기는 구동하지 않기 때문에 모든 입출력기가 구동되었을 때 테스트결과에서는 나타나지 않던 입출력기 상호간의 잡음과 간섭현상이 발생하는 문제점이 있었다. 이와같은 문제점을 감안한 본 고안은 테스트모드에서 구동되지 않는 제2입출력부(20) 각각의 출력신호에 대해서, 제2입출력부(20)의 출력신호(Dm)를 테스트신호에 따른 인에이블 제어를 받아 반전출력하는 낸드게이트(NA3)와, 제2입출력부(20)의 출력신호(Dm)를 인버터(I4)를 통해 입력받은후, 상기 테스트신호에 따른 인에이블 제어를 받아 반전출력하는 낸드게이트(NA4)와, 상기 낸드게이트(NA3)의 출력을 직접, 그리고 상기 낸드게이트(NA4)의 출력을 인버터(I5)를 통해 입력받아 버퍼링하여 출력하는 버퍼(40)로 구성함으로써, 테스트모드시 테스트결과를 확인하는 입출력기와 구동되지 않던 입출력기를 모두 구동하여 입출력기 상호간의 잡음과 간섭현상을 미리 발견할 수 있는 효과가 있다.The present invention relates to an input / output device driving circuit for driving all input / output devices in a test mode. In the related art, only one input / output device for checking a test result is driven in order to increase the test speed in a test mode for testing a DRAM and the remaining input / output Since the device does not operate, noise and interference between the input and output devices, which did not appear in the test results when all the input and output devices were driven, had a problem. In consideration of such a problem, the present invention provides an enable control of the output signal Dm of the second input / output unit 20 based on the test signal with respect to the output signal of each of the second input / output units 20 that are not driven in the test mode. A NAND gate that receives and inverts the output and the output signal Dm of the second input / output unit 20 through the inverter I4, and then receives an enable control according to the test signal and then inverts and outputs the NAND gate. And a buffer 40 configured to directly input the output of the NAND gate NA3 and the output of the NAND gate NA4 through the inverter I5 to buffer and output the test. It is possible to detect both noise and interference between the input and output devices in advance by driving both the input and output devices and the non-driven input and output devices.

Description

입출력기의 구동회로Drive circuit of input / output

본 고안은 입출력기의 구동회로에 관한 것으로, 특히 테스트모드에서 테스트결과를 확인하기 위해서 구동되는 입출력기와 구동되지 않는 입출력기들의 신호를 출력하기에 적당하도록 한 입출력기의 구동회로에 관한 것이다.The present invention relates to a drive circuit of an input / output device, and more particularly, to a drive circuit of an input / output device suitable for outputting signals of an input / output device that is driven and a non-driven input / output device for checking a test result in a test mode.

테스트모드란 64메가 디램(DRAM)의 특성을 테스트할 때 테스트속도를 8배정도 빠르게 하기위하여 입출력기를 축약하여 하나의 입출력기를 통해 테스트결과를 확인하는 방법을 말한다. 상기와 같은 테스트모드시 종래 입출력기의 구동회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.The test mode refers to a method of confirming test results through a single input / output unit by shortening the input / output unit to increase the test speed by about 8 times when testing the characteristics of 64 mega DRAM. Referring to the accompanying drawings, the driving circuit of the conventional input-output in the test mode as described above in detail as follows.

도1은 종래 테스트모드시 입출력기의 구동회로도로서, 이에 도시된 바와같이 신호(Di)를 출력하는 제1입출력부(10)와, 상기 제1입출력부(10)의 출력신호(Di)를 테스트신호(Vt)에 따른 인에이블(enable) 제어를 받아 반전출력하는 낸드게이트(NA1) 및 상기 출력신호(Di)를 인버터(I1)를 통해 입력받은 후 상기 테스트신호(Vt)에 따른 인에이블 제어를 받아 반전출력하는 낸드게이트(NA2)와, 상기 테스트신호(Vt) 및 인버터(I2)를 통해 반전된 테스트신호(VtBAR)에 따른 도통제어를 받아 상기 낸드게이트(NA1,NA2)의 출력신호를 통과시키는 전송게이트(11,12)와, 신호(Dm,Dn)를 출력하는 제2입출력부(20)와, 상기 테스트신호(Vt)와 인버터(I2)를 통해 반전된 테스트신호(VtBAR)가 인액티브(inactive) 상태일 때 도통제어를 받아 상기 제2입출력부(20)의 출력신호(Dm,Dn)를 통과시키는 전송게이트(21,22)와, 상기 전송게이트(11,21),(12,22)의 출력신호를 직접 및 인버터(I3)를 통해 인가받아 버퍼링하여 출력신호(Doi)를 출력하는 버퍼(30)로 구성된 것으로, 상기 버퍼(30)는 직렬접속된 피모스 트랜지스터 및 엔모스 트랜지스터(도면미도시)로 구성된다. 상기와 같이 구성된 종래 입출력기 구동회로의 동작을 상세히 설명한다.FIG. 1 is a driving circuit diagram of an input / output device in a conventional test mode. As shown in FIG. 1, a first input / output unit 10 for outputting a signal Di and an output signal Di of the first input / output unit 10 are illustrated. The NAND gate NA1 and the output signal Di which are inverted under the enable control according to the test signal Vt and the output signal Di are received through the inverter I1 and then enable according to the test signal Vt. The output signal of the NAND gates NA1 and NA2 under conduction control according to the NAND gate NA2 that is controlled and inverted and the test signal VtBAR inverted through the test signal Vt and the inverter I2. A transmission gate (11, 12) passing through, a second input / output unit (20) outputting signals (Dm, Dn), and a test signal (VtBAR) inverted through the test signal (Vt) and inverter (I2). Is the induction (inactive) state under the control of the transmission to pass the output signal (Dm, Dn) of the second input and output unit 20 (21, 22) and the output signals of the transmission gates (11, 21, 12, 22) directly and through the inverter I3 to be buffered to output the output signal Doi (30) The buffer 30 includes a PMOS transistor and an NMOS transistor (not shown) connected in series. The operation of the conventional input / output driver driving circuit configured as described above will be described in detail.

테스트신호(Vt)가 액티브상태 즉, 고전위로 입력되면, 그 고전위신호는 전송게이트(11,12)의 제어단자 및 전송게이트(21,22)의 반전제어단자에 인가됨과 아울러 인버터(I2)를 통해 저전위신호로 반전되어 상기 전송게이트(11,12)의 반전제어단자 및 전송게이트(21,22)의 제어단자에 인가되므로, 상기 전송게이트(11,12)는 도통상태로 되고 전송게이트(21,22)는 차단상태로 되고, 또한 이때 상기 테스트신호(Vt)가 고전위상태로 낸드게이트(NA1,NA2)의 일측 입력단에 인가되어 그의 타측 입력단의 신호에 따른 신호를 출력하는 인에이블상태로 된다.When the test signal Vt is input in an active state, i.e., high potential, the high potential signal is applied to the control terminal of the transfer gates 11 and 12 and the inverted control terminal of the transfer gates 21 and 22 and the inverter I2. The inverted control terminal of the transfer gates 11 and 12 and the control terminal of the transfer gates 21 and 22 are inverted to a low potential signal through the transfer gates 11 and 12 to be in a conductive state, and the transfer gate 21 and 22 are blocked, and at this time, the test signal Vt is applied to one input terminal of the NAND gates NA1 and NA2 in a high potential state to enable a signal corresponding to the signal of the other input terminal thereof. It is in a state.

따라서, 이때 제1입출력부(10)의 출력신호(Di)가 낸드게이트(NA1)를 통해 반전된 후, 전송게이트(11)를 통해 버퍼(30)에 입력됨과 아울러, 상기 출력신호(Di)가 인버터(I1)를 통해 반전되고, 낸드게이트(NA2)를 통해 다시 반전된후 전송게이트(12)를 통하고 인버터(I3)를 통해 또다시 반전되어 상기 버퍼(30)에 입력되므로, 상기 출력신호(Di)에 따른 출력신호(Doi)가 그 버퍼(30)로부터 출력된다.Therefore, at this time, the output signal Di of the first input / output unit 10 is inverted through the NAND gate NA1 and then input to the buffer 30 through the transfer gate 11, and the output signal Di Is inverted through the inverter (I1), inverted again through the NAND gate (NA2), and then inverted again through the transfer gate (12) and through the inverter (I3) and input to the buffer (30). An output signal Doi corresponding to the signal Di is output from the buffer 30.

한편, 상기 테스트신호(Vt)가 인액티브 상태 즉, 저전위로 입력되면, 상기와는 반대로 전송게이트(11,12)는 차단상태로 되고, 전송게이트(21,22)는 도통상태로 되며, 상기 저전위 상태의 테스트신호(Vt)에 의해 낸드게이트(NA1,NA2)는 그의 타측입력단의 신호에 상관없이 고전위신호를 출력하는 디세이블(disable) 상태로 된다. 따라서, 이때 제2입출력부(20)의 출력신호(Dm)가 전송게이트(21)를 통해 버퍼(30)에 입력되고, 제2입출력부(20)의 출력신호(Dn)는 전송게이트(22)를 통하고, 인버터(I3)를 통해 반전되어 상기 버퍼(30)에 입력되므로, 그 버퍼(30)에서 상기 출력신호(Dm,Dn)에 따른 출력신호(Doi)가 출력된다.On the other hand, when the test signal Vt is input in an inactive state, that is, at a low potential, the transfer gates 11 and 12 are blocked, and the transfer gates 21 and 22 are in a conductive state. By the test signal Vt in the low potential state, the NAND gates NA1 and NA2 are disabled to output a high potential signal regardless of the signal of the other input terminal thereof. Accordingly, at this time, the output signal Dm of the second input / output unit 20 is input to the buffer 30 through the transfer gate 21, and the output signal Dn of the second input / output unit 20 is transferred to the transfer gate 22. Inverted through the inverter I3 and input to the buffer 30, the output signal Doi according to the output signals Dm and Dn is output from the buffer 30.

상기한 바와같은 종래 입출력기의 구동회로는 64메가 디램(DRAM)의 특성을 테스트할때 테스트속도를 빠르게 하기 위하여 입출력기를 모두 구동하지 않고 하나의 입출력기만을 구동시켜 테스트결과를 확인하므로, 모든 입출력기가 사용될 때 입출력기 상호간에 발생할 수 있는 잡음과 간섭현상을 미리 발견하지 못하는 문제점이 있었다.As described above, the driving circuit of the conventional input / output device checks the test result by driving only one input / output device without driving all the input / output devices in order to increase the test speed when testing the characteristics of the 64 mega DRAM. When the device is used, there was a problem of not detecting the noise and interference which may occur between the input and output devices in advance.

상기한 바와같은 문제점을 감안한 본 고안은 테스트모드에서 테스트속도는 변하지 않도록 하면서 테스트결과를 확인하기위해 구동되는 입출력기와 구동되지 않는 입출력기를 모두 구동하여 입출력기 상호간의 잡음과 간섭현상을 미리 발견할 수 있는 회로를 제공하는데 그 목적이 있다.In consideration of the problems described above, the present invention can detect the noise and interference between the input and output devices in advance by driving both the input and output driven devices to check the test results while keeping the test speed unchanged in the test mode. The purpose is to provide a circuit.

도1은 종래 테스트모드시 입출력기의 구동회로도.1 is a driving circuit diagram of an input / output device in a conventional test mode.

도2는 본 고안에 의한 테스트모드시 입출력기의 구동회로도.2 is a driving circuit diagram of an input / output device in a test mode according to the present invention;

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10:제1입출력부20:제2입출력부10: first input and output unit 20: second input and output unit

30,40,50:버퍼 60,70:신호선택 출력부30, 40, 50: Buffer 60, 70: Signal selection output

I1∼I7:인버터NA1∼NA6:낸드게이트I1 to I7: Inverter NA1 to NA6: NAND gate

11,12,21,22:전송게이트11, 12, 21, 22: transmission gate

상기한 바와같은 목적은 테스트신호가 액티브상태로 되어 제1입출력부의 출력신호를 선택하여 버퍼를 통해 출력할 때, 제2입출력부의 출력신호를 상기 테스트신호에 의해 인에이블 제어를 받는 낸드게이트를 통해 선택하여 또다른 버퍼를 통해 출력하도록 함으로써 달성되는 것으로, 이와같은 본 고안에 의한 테스트모드시 입출력기 구동회로의 구성을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.As described above, when the test signal becomes active and the output signal of the first input / output unit is selected and output through the buffer, the output signal of the second input / output unit is controlled by the NAND gate under the enable control by the test signal. This is achieved by selecting and outputting through another buffer, which will be described below in detail with reference to the accompanying drawings.

도2는 본 고안에 의한 테스트모드시 입출력기의 구동회로도로서 이에 도시한 바와같이 신호(Di)를 출력하는 제1입출력부(10)와, 상기 제1입출력부(10)의 출력신호(Di)를 테스트신호(Vt)에 따른 인에이블(enable) 제어를 받아 반전출력하는 낸드게이트(NA1) 및 상기 출력신호(Di)를 인버터(I1)를 통해 입력받은 후 상기 테스트신호(Vt)에 따른 인에이블 제어를 받아 반전출력하는 낸드게이트(NA2)와, 상기 테스트신호(Vt) 및 인버터(I2)를 통해 반전된 테스트신호(VtBAR)에 따른 도통제어를 받아 상기 낸드게이트(NA1,NA2)의 출력신호를 통과시키는 전송게이트(11,12)와, 신호(Dm,Dn)를 출력하는 제2입출력부(20)와, 상기 테스트신호(Vt)와 인버터(I2)를 통해 반전된 테스트신호(VtBAR)가 인액티브(inactive) 상태일 때 도통제어를 받아 상기 제2입출력부(20)의 출력신호(Dm,Dn)를 통과시키는 전송게이트(21,22)와, 상기 전송게이트(11,21),(12,22)의 출력신호를 직접 및 인버터(I3)를 통해 인가받아 버퍼링하여 출력신호(Doi)를 출력하는 버퍼(30)와, 상기 테스트신호(Vt)에 따른 인에이블 제어를 받아 상기 제2입출력부(20)의 출력신호(Dm)를 선택한후 버퍼(40)를 통해 버퍼링하여 출력하는 신호선택 출력부(60)와, 상기 테스트신호(Vt)에 따른 인에이블 제어를 받아 상기 제2입출력부(20)의 출력신호(Dn)를 선택한후 버퍼(50)를 통해 버퍼링하여 출력하는 신호선택 출력부(70)로 구성한다. 상기에서 신호선택 출력부(60)는 테스트신호(Vt)에 따른 인에이블 제어를 받아 제2입출력부(20)의 출력신호(Dm)를 반전출력하는 낸드게이트(NA3)와, 상기 제2출력부(20)의 출력신호(Dm)를 반전하는 인버터(I4) 및 그 인버터(I4)의 출력을 상기 테스트신호(Vt)에 따른 인에이블 제어를 받아 반전출력하는 낸드게이트(NA4)와, 상기 낸드게이트(NA4)의 출력신호를 반전하는 인버터(I5)와, 상기 낸드게이트(NA3) 및 인버터(I5)의 출력신호를 입력받아 버퍼링하여 출력신호(Dom)를 출력하는 버퍼(40)로 구성하고, 상기 신호선택출력부(70)도 상기 신호선택 출력부(60)와 동일하게 낸드게이트(NA5,NA6), 인버터(I6,I7) 및 버퍼(50)로 구성한 것으로, 이와같이 구성된 본 고안의 작용을 설명한다.FIG. 2 is a driving circuit diagram of an input / output device in a test mode according to the present invention, as shown therein, a first input / output unit 10 for outputting a signal Di, and an output signal Di of the first input / output unit 10. ) Receives the NAND gate NA1 for inverting and outputting the output signal Di through the inverter I1 under the enable control according to the test signal Vt and then according to the test signal Vt. The NAND gate NA2 receives the enable control and inverts the output, and receives the conduction control according to the test signal VtBAR inverted through the test signal Vt and the inverter I2. The transmission gates 11 and 12 for passing the output signal, the second input / output unit 20 for outputting the signals Dm and Dn, and the test signal inverted through the test signal Vt and the inverter I2 ( When VtBAR is in an inactive state, the conductive signal is controlled to pass the output signals Dm and Dn of the second input / output unit 20. A buffer 30 that outputs the output signal Doi by receiving and buffering the transmission gates 21 and 22 and the output signals of the transmission gates 11, 21 and 12 and 22 directly and through the inverter I3. And a signal selection output unit 60 which receives the control of the enable signal according to the test signal Vt, selects the output signal Dm of the second input / output unit 20, and buffers the buffer 40 through the buffer 40. And, under the enable control according to the test signal (Vt) to select the output signal (Dn) of the second input and output unit 20 to the signal selection output unit 70 for buffering and output through the buffer 50 Configure. The signal selection output unit 60 is a NAND gate NA3 for inverting and outputting the output signal Dm of the second input / output unit 20 under the enable control according to the test signal Vt, and the second output. An inverter I4 for inverting the output signal Dm of the unit 20 and a NAND gate NA4 for inverting and outputting the output of the inverter I4 under the enable control according to the test signal Vt, and Inverter I5 for inverting the output signal of the NAND gate NA4, and a buffer 40 for receiving and buffering the output signals of the NAND gate NA3 and the inverter I5 to output the output signal Dom. In addition, the signal selection output unit 70 also includes the NAND gates NA5 and NA6, the inverters I6 and I7, and the buffer 50 in the same manner as the signal selection output unit 60. Explain the action.

테스트신호(Vt)가 액티브상태 즉, 고전위로 입력되면, 상기 도1의 설명에서와 같이 전송게이트(11,12)가 도통상태로 되고 전송게이트(21,22)가 차단상태로 됨과 아울러 낸드게이트(NA1,NA2)가 인에이블 상태로 되며, 이에 따라 제1입출력부(10)의 출력신호(Di)에 따른 출력신호(Doi)가 버퍼(30)로부터 출력된다.When the test signal Vt is input in an active state, i.e., high potential, as shown in FIG. 1, the transfer gates 11 and 12 are in a conductive state, and the transfer gates 21 and 22 are in a blocked state and the NAND gate NA1 and NA2 are enabled, and accordingly, an output signal Doi corresponding to the output signal Di of the first input / output unit 10 is output from the buffer 30.

그런데 이때, 상기 테스트신호(Vt)가 고전위상태로 낸드게이트(NA3,NA4)의 일측 입력단에 인가되므로, 그의 타측 입력단에 따른 신호를 출력하는 인에이블 상태로 된다. 즉, 이때 제2입출력부(20)의 출력신호(Dm)는 낸드게이트(NA3)를 통해 반전되어 버퍼(40)에 입력되고, 아울러 상기 출력신호(Dm)가 인버터(I4)를 통해 반전되고, 낸드게이트(NA4)를 통해 다시 반전된 후, 인버터(I5)를 통해 또다시 반전되어 버퍼(40)에 입력되고, 이에 따라 그 버퍼(40)로부터 상기 제2입출력부(20)의 출력신호(Dm)에 따른 출력신호(Dom)가 출력된다.At this time, since the test signal Vt is applied to one input terminal of the NAND gates NA3 and NA4 in a high potential state, the test signal Vt is enabled to output a signal corresponding to the other input terminal thereof. That is, at this time, the output signal Dm of the second input / output unit 20 is inverted through the NAND gate NA3 and input to the buffer 40, and the output signal Dm is inverted through the inverter I4. After being inverted again through the NAND gate NA4, the inverter is again inverted through the inverter I5 and input to the buffer 40. Accordingly, the output signal of the second input / output unit 20 is output from the buffer 40. The output signal Dom according to Dm is output.

마찬가지로, 상기 고전위상태의 테스트신호(Vt)에 의해 낸드게이트(NA5,NA6)가 인에이블 상태로 되므로, 버퍼(50)로부터 제2입출력부(20)의 출력신호(Dn)에 따른 출력신호(Don)가 출력된다.Similarly, since the NAND gates NA5 and NA6 are enabled by the test signal Vt in the high potential state, the output signal corresponding to the output signal Dn of the second input / output unit 20 from the buffer 50. (Don) is output.

한편, 테스트신호(Vt)가 인액티브 상태 즉, 저전위로 입력되면, 상기 도1의 설명에서와 같이 전송게이트(11,12)는 차단상태로 되고 전송게이트(21,22)가 도통상태로 되며, 이에 따라 제2입출력부(20)의 출력신호(Dm,Dn)에 따른 출력신호(Doi)가 버퍼(30)로부터 출력된다. 그리고, 이때 상기 테스트신호(Vt)의 인액티브 상태인 저전위신호가 낸드게이트(NA3,NA4),(NA5,NA6)의 일측입력단에 인가되므로, 그 낸드게이트(NA3,NA4),(NA5,NA6)는 그의 타측입력단에 인가되는 신호에 상관없이 고전위신호를 출력하는 디스에이블(disable) 상태로 되고, 이에 따라 제2입출력부(20)의 출력신호(Dm,Dn)가 신호선택 출력부(60,70)를 통해 출력될 수 없게 된다.On the other hand, when the test signal Vt is input in the inactive state, that is, the low potential, the transfer gates 11 and 12 are blocked and the transfer gates 21 and 22 are in the conductive state as described in FIG. Accordingly, the output signal Doi corresponding to the output signals Dm and Dn of the second input / output unit 20 is output from the buffer 30. In this case, since the low potential signal inactive state of the test signal Vt is applied to one input terminal of the NAND gates NA3 and NA4 and NA5 and NA6, the NAND gates NA3 and NA4 and NA5, NA6) becomes a disable state for outputting a high potential signal irrespective of the signal applied to the other input terminal thereof, so that the output signals Dm and Dn of the second input / output unit 20 are the signal selection output unit. It cannot be output through (60, 70).

상기한 바와같이 본 고안에 따르면 테스트시간은 변하지 않도록 하면서 테스트모드에서 구동되지 않았던 입출력기도 모두 구동할 수 있어 입출력기사이에 발생할 수 있는 잡음과 간섭현상 등의 문제를 미리 발견할 수 있는 효과가 있다.As described above, according to the present invention, all the input and output devices which are not driven in the test mode can be driven while the test time does not change, so that problems such as noise and interference that can occur between the input and output devices can be found in advance.

Claims (2)

제1입출력부(10)의 출력신호(Di)를 테스트신호(Vt)에 따른 제어를 받아 반전출력하는 낸드게이트(NA1) 및 상기 출력신호(Di)를 인버터(I1)를 통해 입력받은 후, 상기 테스트신호(Vt)에 따른 인에이블 제어를 받아 반전출력하는 낸드게이트(NA2)와, 상기 테스트신호(Vt)에 따른 도통제어를 받아 상기 낸드게이트(NA1,NA2)의 출력신호를 버퍼(30)측으로 출력하는 전송게이트(11,12)와, 상기 테스트신호(Vt)가 인액티브 상태일 때 도통제어를 받아 제2입출력부(20)의 출력신호(Dm,Dn)를 상기 버퍼(30)측으로 출력하는 전송게이트(21,22)로 구성된 입출력기의 구동회로에 있어서, 상기 제2입출력부(20)의 출력신호(Dm,Dn)를 상기 테스트신호(Vt)에 따른 인에이블 제어를 받아 선택한 후, 버퍼링하여 출력하는 신호선택 출력부(60,70)를 포함하여 구성된 것을 특징으로 하는 입출력기의 구동회로.After receiving the NAND gate NA1 for inverting and outputting the output signal Di of the first input / output unit 10 under the control of the test signal Vt and the output signal Di through the inverter I1, The NAND gate NA2 receives the enable control according to the test signal Vt and inverts the output signal, and the output signal of the NAND gates NA1 and NA2 receives the conduction control according to the test signal Vt. The transmission gates 11 and 12 outputting the control signal and the output signals Dm and Dn of the second input / output unit 20 are subjected to conduction control when the test signal Vt is in an inactive state. In the driving circuit of the input / output device composed of the transmission gates 21 and 22 outputting to the side, the output signals Dm and Dn of the second input / output unit 20 are subjected to enable control according to the test signal Vt. After the selection, the input and output of the input and output device characterized in that it comprises a signal selection output unit (60, 70) for buffering and output Circuit. 제 1항에 있어서, 신호선택 출력부(60)는 제2입출력부(20)의 출력신호(Dm)를 테스트신호(Vt)에 따른 인에이블 제어를 받아 반전출력하는 낸드게이트(NA3)와, 상기 제2입출력부(20)의 출력신호(Dm)를 인버터(I4)를 통해 입력받은후, 상기 테스트신호(Vt)에 따른 인에이블 제어를 받아 반전출력하는 낸드게이트(NA4)와, 상기 낸드게이트(NA3)의 출력을 직접, 그리고 상기 낸드게이트(NA4)의 출력을 인버터(I5)를 통해 입력받아 버퍼링하여 출력하는 버퍼(40)로 구성하고, 신호선택 출력부(70)도 상기 신호선택 출력부(60)와 동일방식으로 구성된 것을 특징으로 하는 입출력기의 구동회로.The signal selection output unit 60 includes a NAND gate NA3 for inverting the output signal Dm of the second input / output unit 20 under the enable control according to the test signal Vt; A NAND gate NA4 for receiving the output signal Dm of the second input / output unit 20 through the inverter I4 and receiving the enable control according to the test signal Vt and inverting the output; And a buffer 40 which receives the output of the gate NA3 and the output of the NAND gate NA4 through the inverter I5 and buffers the output. The signal selection output unit 70 also selects the signal. Drive circuit of the input-output unit, characterized in that configured in the same manner as the output unit (60).
KR2019970007500U 1997-04-11 1997-04-11 Driving circuit for input/output apparatus KR200164677Y1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR2019970007500U KR200164677Y1 (en) 1997-04-11 1997-04-11 Driving circuit for input/output apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR2019970007500U KR200164677Y1 (en) 1997-04-11 1997-04-11 Driving circuit for input/output apparatus

Publications (2)

Publication Number Publication Date
KR19980063059U KR19980063059U (en) 1998-11-16
KR200164677Y1 true KR200164677Y1 (en) 2000-01-15

Family

ID=19498922

Family Applications (1)

Application Number Title Priority Date Filing Date
KR2019970007500U KR200164677Y1 (en) 1997-04-11 1997-04-11 Driving circuit for input/output apparatus

Country Status (1)

Country Link
KR (1) KR200164677Y1 (en)

Also Published As

Publication number Publication date
KR19980063059U (en) 1998-11-16

Similar Documents

Publication Publication Date Title
KR20020021354A (en) Output buffer circuit
JP3820559B2 (en) Mode register set circuit of semiconductor device
KR970012792A (en) Input buffer circuit
US5854765A (en) Semiconductor memory device
KR960009408A (en) Noise Reduction Output Buffer
KR200164677Y1 (en) Driving circuit for input/output apparatus
US5834949A (en) Bus driver failure detection system
US6040715A (en) Output buffer control circuit that performs high speed operation by generating a predetermined width of a pulse based on an output control signal
US5818767A (en) Wire control circuit and method
US5005156A (en) Semiconductor device having output buffer circuit controlled by output control signal
KR20010002117A (en) High speed data transmission apparatus
KR100232207B1 (en) Data output buffer
KR100194201B1 (en) Test circuit of semiconductor memory device
KR100266670B1 (en) Circuit for decresing data out noise of memory device
KR960038411A (en) Integrated circuit test device for multi-chip package propulsion
KR19990006103A (en) Temperature adaptive signal delay compensation device
KR100480566B1 (en) Signal generator for testing redundancy memory cell of semiconductor memory device
JP4687819B2 (en) Data transmission device with post-charge logic
KR100411023B1 (en) Output circuit
KR100249176B1 (en) Out buffer circuit
JPH0817320B2 (en) Output buffer circuit
JPH09211074A (en) Semiconductor device
KR19980058473A (en) Output buffer circuit of semiconductor memory device
KR20000007158A (en) Glitch eliminating circuit of an input/output buffer
KR980006878A (en) Data output buffer

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
REGI Registration of establishment
FPAY Annual fee payment

Payment date: 20050922

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee