KR200157364Y1 - Structure of a sram semiconductor device - Google Patents
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Abstract
본 고안은 반도체 소자의 셀 구조에 관한 것으로서, 특히 길이가 긴 곡선모양의 1개의 저항 부하만을 사용하여 셀의 구조에 관계없이 일정한 값 이상의 저항 값을 갖도록 하는 에스 램 소자의 셀 구조에 관한 것이다.The present invention relates to a cell structure of a semiconductor device, and more particularly, to a cell structure of an S-RAM device having a resistance value of a certain value or more regardless of the structure of the cell using only one long curved curved load.
이를 위하여 저항 부하와 제1 및 제2드라이버 트랜지스터(4)(4')로 구성된 1쌍의 인버터가 서로 교차 연결된 플립 플롭 구성을 갖는 에스 램 소자의 셀 구조에 있어서, 전원(Vcc)이 공급되는 1개의 저항 부하(10)을 상기 제1 및 제2 드라이버 트랜지스터(4)(4')의 드레인 단에 연결하여 셀의 구조에 관계없이 일정한 값 이상의 저항 값을 갖도록 함으로서 항시 일정한 레벨의 정보를 유지할 수 있을 뿐만 아니라 길이가 긴 곡선모양(Serpentine)의 1개의 저항 부하 형성으로 인해 저항형성 영역(스퀘어 길이(Square Length))이 넓어져 폴리 부하(Poly Load)의 저항값을 증가 할 수 있어 에스 램의 신뢰성 향상에 기여하게 되는 것이다.To this end, in a cell structure of an S-RAM device having a flip-flop configuration in which a pair of inverters consisting of a resistive load and first and second driver transistors 4 and 4 'are cross-connected with each other, a power supply Vcc is supplied. One resistive load 10 is connected to the drain terminals of the first and second driver transistors 4 and 4 'to have a resistance value equal to or greater than a constant value regardless of the structure of the cell, thereby maintaining a constant level of information. In addition, the formation of one resistive load of long serpentine increases the resistance formation area (square length), thereby increasing the resistance value of the poly load. It will contribute to improving the reliability of.
Description
제1도는 종래 에스 램 소자의 등가 회로도.1 is an equivalent circuit diagram of a conventional SRAM device.
제2도는 본 고안에 따른 에스 램 소자의 레이 아웃도.2 is a layout of the S-RAM device according to the present invention.
제3도는 본 고안에 따른 에스 램 소자의 등가 회로도.3 is an equivalent circuit diagram of an S-RAM device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1,1' : 액티브 영역1,1 ': active area
3,3' : 제1 및 제2액세스(Access) 트랜지스터3,3 ': first and second access transistors
4,4' : 제1 및 제2드라이버(Driver) 트랜지스터4,4 ': first and second driver transistors
7 : 전원라인 8,8' : 금속콘택7: power line 8,8 ': metal contact
10 : 폴리실리콘 저항 부하(Polysilicon Resistor Load)10: Polysilicon Resistor Load
본 고안은 저항 부하를 갖는 에스 램(SRAM, Static Random Access Memory)소자의 셀 구조에 관한 것으로서, 특히 셀 노드(Cell Node) 및 / 셀 노드(Cell Node)에 공통으로 연결된 1개의 폴리실리콘 부하 저항(Polysilicon Load Resistor, 또는 폴리 부하(Poly Load)라고 부르기도 함)을 사용하여 스텝 커버리지(Step Coverage)의 토폴로지(Topology)등을 포함하는 셀의 구조에 관계없이 일정한 저항값(예를 들면 100M Ohm / Square) 이상의 값을 갖도록 하는 에스 램 셀 구조에 관한 것이다.The present invention relates to a cell structure of a static random access memory (SRAM) device having a resistive load, and in particular, one polysilicon load resistor commonly connected to a cell node and a cell node. (Also called Polysilicon Load Resistor, or Poly Load), a constant resistance value (for example, 100M Ohm, regardless of the cell's structure, including the topology of the step coverage). / SRAM) structure to have a value of more than.
일반적으로 반도체 기억소자의 하나인 에스 램(SRAM)은 제1도에 도시된 등가 회로도에서와 같이 워드라인(WL)에는 일측(One Side)에 비트라인(BL,/BL)이 각각 연결된 제1 및 제2액세스 트랜지스터(3)(3')의 게이트(Gate)가 연결되어 있고, 상기 제1 및 제2액세스 트랜지스터(3)(3')의 타측(Other Side)에는 폴리실리콘 저항 부하(Polysilicon Resistor Load)(6)(6')과 제1 및 제2드라이버(Driver) 트랜지스터(4)(4')의 소스 및 게이트단에 각각 연결되어 인버터를 이루고 있으며, 상기 제1 및 제2저항 부하(6)(6')은 Vcc 전원단에 병렬로 접속되어 구성된다.In general, an SRAM, which is one of semiconductor memory devices, has a first line in which a bit line BL and / BL are connected to one side of a word line WL, as shown in the equivalent circuit diagram of FIG. 1. And a gate of the second access transistor 3 and 3 ′, and a polysilicon load on the other side of the first and second access transistor 3 and 3 ′. Resistor Load (6) (6 ') and the first and second driver (Driver) is connected to the source and the gate terminal of the transistor (4) (4'), respectively, to form an inverter, the first and second resistance load (6) (6 ') is connected in parallel with the Vcc power supply terminal.
상기와 같이 이루어지는 종래 에스램의 셀은 워드라인(W/L)에 하이신호가 인가되는 상태에서 제1비트라인(BL)에 하이레벨을, 그리고 제2비트라인(/BL)에 로우레벨을 가하면 워드라인(W/L)에 인가된 하이신호에 의해 제1 및 제2액세스 트랜지스터(3)(3')가 턴온 상태로 전환됨에 따라 제1비트라인(BL)에 인가된 하이레벨의 신호는 제1엑세스 트랜지스터(3)를 통해 제2드라이버 트랜지스터(4') 게이트단에 인가됨으로서 상기 제2드라이버 트랜지스터(4')는 턴온되어 제2저항 부하(6')를 통해 흐르는 전원(Vcc)이 제2드라이버 트랜지스터(4')를 거쳐 그라운드로 흐르게 됨으로서 제1드라이버 트랜지스터(4)는 오프 상태가 유지되어 셀 노드인 5(A)노드(Node)에는 하이레벨이 저장된다.In the conventional SRAM cell, the high level is applied to the first bit line BL and the low level is applied to the second bit line BL when the high signal is applied to the word line W / L. When the first and second access transistors 3 and 3 'are turned on by the high signal applied to the word line W / L, the high level signal applied to the first bit line BL is applied. Is applied to the gate terminal of the second driver transistor 4 'through the first access transistor 3 so that the second driver transistor 4' is turned on and flows through the second resistive load 6 '. The first driver transistor 4 is maintained in the off state by flowing to the ground through the second driver transistor 4 ', and the high level is stored in the 5 (A) node which is the cell node.
한편 워드라인(W/L)에 하이신호가 인가되는 상태에서 제1비트라인(BL)에 로우레벨을, 그리고 제2비트라인(/BL)에 하이 레벨을 가하면 제1드라이버 트랜지스터(4)는 턴온, 제2드라이버 트랜지스터(4')는 턴 오프 상태가 되어 전술한 바와 반대 동작으로/셀 노드인 5'(B)노드(Node)에는 하이레벨이 저장된다.Meanwhile, when the high level is applied to the word line W / L and the low level is applied to the first bit line BL and the high level is applied to the second bit line / BL, the first driver transistor 4 The turn-on and second driver transistors 4 'are turned off and the high level is stored in the 5' (B) node Node which is the opposite operation as described above.
상기와 같은 종래 에스 램 소자의 셀 구조는 2개의 저항 부하(6)(6')과 2개의 드라이버 트랜지스터로 구성된 1쌍의 인버터(Inverter)가 서로 교차 연결(Cross Coupled)된 플립 플롭(Flip Flop)구성을 갖는다. 여기에서 제1 및 제2드라이버 트랜지스터(4)(4')는 레이 아웃으로 인한 구조적인 비대칭성을 갖고 있으며 제1 및 제2드라이버 트랜지스터(4)(4')에 각각 독립적으로 연결된 제1 및 제2저항부하(6)(6')은 그 하부층의 토폴로지(Topology)로 인한 구조차이에 의해 상이한 저항값을 갖게 되어 정확한 데이타를 저장 할 수 없을 뿐만 아니라, 그리고 덧붙여 설명하면 저항 부하의 최소 길이(Minimum Length)는 매우 중요한 인자(Critical Factor)로 패턴상의 너무 짧은 부하 길이(Load Length)는 고농도로 도핑된 제2층의 폴리실리콘(2nd Polysilicon Level)의 영역(10')내의 불순물을 에스 램 제조공정의 후 공정 온도 사이클(Temperature Cycle)에 의한 도펀트(Dopant)의 측면 확산(Lateral Diffusion)으로 2개의 저항 부하(6)(6')가 전기적으로 쇼트(Short)가 되거나, 수율 감소등을 가져오게 된다. 이러한 것들을 방지하기 위해서는 최소한(Minimum)의 저항 부하 영역(Load Region)을 필요로 한다. 그러므로 설계 규정(Design Rule)에 따라 셀 제조시 각 저항 부하간에는 일정한 간격(Spacing) 및 폭(Width)을 유지해야 하므로 에스 램 셀의 주요 특성중의 하나인 폴리 부하(Poly Load)의 저항값(예를 들면 100 M Ohm /Square)을 일정한 값 이상으로 유지하는데 제한을 갖게 되는 문제점이 발생하게 되는 것이다.The cell structure of the conventional SRAM device has a flip-flop in which a pair of inverters composed of two resistive loads 6, 6 'and two driver transistors are cross coupled to each other. Has a configuration. Here, the first and second driver transistors 4 and 4 'have structural asymmetry due to the layout and are independently connected to the first and second driver transistors 4 and 4', respectively. The second resistive loads 6 and 6 'have different resistance values due to the difference in structure due to the topology of the underlying layer, which makes it impossible to store accurate data, and furthermore, the minimum length of the resistive load. (Minimum Length) is a very important factor, and the load length too short on the pattern is used to remove impurities in the region 10 'of the 2nd Polysilicon Level of the heavily doped second layer. Lateral diffusion of the dopant by the post-process temperature cycle of the manufacturing process causes the two resistive loads 6, 6 'to electrically short, or to reduce yield. Will be imported. To prevent these, a minimum resistive load region is required. Therefore, according to the design rule, it is necessary to maintain a constant spacing and width between each resistive load when manufacturing the cell. Therefore, the resistance value of poly load, which is one of the main characteristics of the SRAM cell, For example, there is a problem in that there is a limit in maintaining 100 M Ohm / Square) above a certain value.
본 고안은 상기와 같은 문제점을 해결하기 위해 기존에 2개의 독립적으로 형성된 저항 부하(Poly Load)를 고농도로 도핑된 폴리실리콘의 저 저항영역의 전원라인(7) Vcc 전원에 연결되며, 셀 노드(Cell Node) 및/셀 노드(/Cell Node)에 공통으로 연결된 1개의 저항 부하(Polysilicon Resistor Load)를 형성하여 셀의 구조에 관계없이 일정한 저항값(예를 들면 100 M Ohm /Square) 이상의 값을 갖도록 하는 반도체 소자의 에스 램 셀 구조를 제공하는데 본 고안의 목적이 있는 것이다.In order to solve the above problems, the present invention is connected to the power supply (7) Vcc of the low resistance region of the polysilicon doped with a high concentration of two independently formed resistance load (Poly Load), the cell node ( One resistor load (Polysilicon Resistor Load) commonly connected to Cell Node) and / Cell Node is formed, so that a value over a certain resistance (for example, 100 M Ohm / Square) can be set regardless of the cell structure. It is an object of the present invention to provide an SRAM cell structure of a semiconductor device to have.
본 고안은, 제1 및 제2액세스 트랜지스터(3,3')와, 상기 제1액세스 트랜지스터의 제1단에 연결된 제1비트라인(BL)과, 상기 제2액세스 트랜지스터의 제1단에 연결된 제2비트라인(/BL)과, 상기 제1 및 제2액세스 트랜지스터의 게이트단에 공통으로 연결된 워드라인(WL)과, 제1 및 제2드라이버 트랜지스터(4,4')와, 상기 제2드라이버 트랜지스터의 게이트단 및 상기 제1드라이버 트랜지스터의 제1단 및 상기 제1액세스 트랜지스터의 제2단에 연결된 저항값(R3+R1)을 갖는 제1저항 부하과, 상기 제1드라이버 트랜지스터의 게이트단 및 상기 제2드라이버 트랜지스터의 제1단 및 상기 제2액세스 트랜지스터의 제2단에 연결된 저항값(R3+R2)을 갖는 제2저항 부하과, 상기 제1 및 제2 저항 부하에 연결된 전원공급선(Vcc)과, 상기 제1 및 제2 드라이버 트랜지스터의 제2단에 공통으로 연결된 접지선(Vss)으로 구성된 것을 특징으로 하는 에스 램 셀 구조이다.The present invention provides first and second access transistors 3 and 3 ', a first bit line BL connected to a first end of the first access transistor, and a first end of the second access transistor. A second bit line / BL, a word line WL commonly connected to gate terminals of the first and second access transistors, first and second driver transistors 4 and 4 ', and the second A first resistive load having a resistance value (R 3 + R 1 ) coupled to a gate terminal of a driver transistor, a first terminal of the first driver transistor, and a second terminal of the first access transistor, and a gate of the first driver transistor A second resistive load having a resistance value (R 3 + R 2 ) coupled to a first end of the second driver transistor and a second end of the second access transistor, and a power source connected to the first and second resistive loads; Common to supply line Vcc and second stages of the first and second driver transistors That consists of the ground line (Vss) is connected to the S-DRAM cell structure according to claim.
이하 첨부된 도면에 의해 상세히 설명하면 다음과 같다.Hereinafter, described in detail by the accompanying drawings as follows.
제2도는 본 고안에 따른 에스 램 소자의 셀(Cell) 레이 아웃(Layout)도로서, 먼저 (A)도와 같이 액티브 영역(1,1')을 정의한 다음 (B)도와 같이 액티브 영역(1,1')에 트랜지스터의 게이트 절연막으로 사용할 게이트 산화막을 형성하고, 액티브 영역(1,1')에 사진/식각작업으로 베리드 콘택(Buried Contact)(2,2',2)을 형성한다. 이어서 도핑된 제1층의 폴리실리콘(1st Polysilicon Level)을 전면에 증착하고 패터닝작업으로 제1액세스 트랜지스터(3)와 제1드라이버 트랜지스터(4)를 연결하며 또한 제2 액세스 트랜지스터(3')와 제2드라이버 트랜지스터(4')를 연결한다. 이후 (C)도와 같이 상기 트랜지스터상에 층간 절연층(Inter Level Dielctrics)을 증착하고, 액세스 트랜지스터(3)(3')에 인접한 드라이버 트랜지스터(4)(4')의 소정 부분에 층간 절연층으로 둘러싸인 콘택홀(5,5')을 통하여 증착된 제2층의 도핑되지 않은 폴리실리콘(2nd Polysilicon Level)으로 제1 및 제2드라이버 트랜지스터(4)(4')의 드레인단에 직렬 접속 되도록 길이가 긴 곡선형(Serpentine)의 1개의 저항 부하(10)을 만들며, 추가의 사진작업으로 표면이 노출된 제2층의 폴리실리콘(2nd Polysilicon Level)의 영역(10')내로 불순물을 주입하여 저항 부하(10)에 연결된 저 저항영역의 전원라인(7)을 형성한다. 그 다음 (D)도와 같이 금속 콘택(8)(8') 형성 및 금속을 증착하여 제1 및 제2비트라인(BL,/BL)과 제1 및 제2액세스 트랜지스터(3)(3')를 연결하여 에스 램 소자의 셀(Cell)을 완성시킨다.FIG. 2 is a cell layout diagram of an S-RAM device according to the present invention. First, the active regions 1 and 1 'are defined as shown in FIG. A gate oxide film to be used as the gate insulating film of the transistor is formed in 1 ', and buried contacts 2, 2' and 2 are formed in the active region 1 and 1 'by photo / etching. Subsequently, the first layer of doped polysilicon (1st Polysilicon Level) is deposited on the entire surface and is patterned to connect the first access transistor 3 and the first driver transistor 4 to the second access transistor 3 '. The second driver transistor 4 'is connected. Thereafter, as shown in (C), an interlayer dielectric layer is deposited on the transistor, and an interlayer dielectric layer is formed on a predetermined portion of the driver transistors 4 and 4 'adjacent to the access transistors 3 and 3'. 2nd polysilicon level of the second layer deposited through the enclosed contact holes 5 and 5 'to be connected in series to the drain terminals of the first and second driver transistors 4 and 4'. One resistive load 10 of long serpentine is made, and additional photoresist is used to inject impurities into the area 10 'of the 2nd Polysilicon Level of the second layer exposed surface. The power line 7 of the low resistance region connected to the load 10 is formed. Next, as shown in (D), the metal contacts 8 and 8 'are formed and the metal is deposited to form the first and second bit lines BL and BL and the first and second access transistors 3 and 3'. Connect to complete the cell of the SRAM device.
제3도는 본 고안에 의한 제2도의 등가 회로도이다.3 is an equivalent circuit diagram of FIG. 2 according to the present invention.
즉, 워드라인(W/L)에는 일측(One Side)에 비트라인(BL,/BL)이 각각 연결된 제1 및 제2액세스 트랜지스터(3)(3')의 게이트가 연결되어 있고, 상기 제1 및 제2액세스 트랜지스터(3)(3')의 타측(Other Side)에는 저항 부하(10)과 제1 및 제2드라이버 트랜지스터(4)(4')의 소스 및 게이트단에 각각 연결되어 있는 1쌍의 인버터를 이루고 있으며, 상기 부하저항(10)은 Vcc 전원단에 직접 연결되어 구성된다.That is, the gates of the first and second access transistors 3 and 3 ′ having the bit lines BL and / BL connected to one side of the word line W / L are connected to each other. The other side of the first and second access transistors 3 and 3 'is connected to the resistive load 10 and the source and gate terminals of the first and second driver transistors 4 and 4', respectively. A pair of inverters are formed, and the load resistor 10 is directly connected to the Vcc power terminal.
상기와 같이 이루어지는 본 고안에 따른 에스 램 셀은 워드라인(WL)에 하이신호가 인가되는 상태에서 제1비트라인(BL)에 하이레벨을, 그리고 제2비트라인(/BL)에 로우레벨을 가하면 워드라인(WL)에 인가된 하이신호에 의해 제1 및 제2액세스 트랜지스터(3)(3')가 턴온 상태로 전환됨에 따라 제1비트라인(BL)에 인가된 하이레벨의 신호는 제1액세스 트랜지스터(3)를 통해 제2드라이버 트랜지스터(4')의 게이트 단에 인가됨으로서 상기 제2드라이버 트랜지스터(4')는 턴온되어 저항부하 값(R3+R2)을 갖는 제2 저항 부하를 통해 흐르는 전원(Vcc)이 제2드라이버 트랜지스터(4')를 거쳐 그라운드로 흐르게 됨으로서 제1드라이버 트랜지스터(4)는 오프 상태가 유지되어 5(A)노드(Node)에는 하이레벨이 저장된다. 한편 워드라인(W/L)에 하이 신호가 인가되는 상태에서 제1 비트라인(BL)에 로우 레벨을, 그리고 제2비트라인(/BL)에 하이 레벨을 가하면 제1 드라이버 트랜지스터(4)는 턴온, 제2드라이버 트랜지스터(4')는 턴 오프 상태가 되어 저항 부하 값(R3+R1)을 갖는 제1저항 부하를 통해 흐르는 전원(Vcc)이 제1드라이버 트랜지스터(4)를 거쳐 그라운드로 흐르게 됨으로서 제2드라이버 트랜지스터(4')는 오프 상태가 유지되어 5'(B)노드(Node)에 하이레벨이 저장된다.According to the present invention, the S-RAM cell has a high level on the first bit line BL and a low level on the second bit line / BL while a high signal is applied to the word line WL. When the first and second access transistors 3 and 3 'are turned on by the high signal applied to the word line WL, the high level signal applied to the first bit line BL is generated. By applying to the gate terminal of the second driver transistor 4 'through one access transistor 3, the second driver transistor 4' is turned on to have a second resistive load having a resistance load value R 3 + R 2 . Since the power source Vcc flowing through the second driver transistor 4 ′ flows to the ground, the first driver transistor 4 is maintained in an off state, and a high level is stored in the node 5 (A). Meanwhile, when a high level is applied to the word line W / L and a low level is applied to the first bit line BL and a high level is applied to the second bit line / BL, the first driver transistor 4 The turn-on and second driver transistors 4 'are turned off so that the power supply Vcc flowing through the first resistance load having the resistance load value R 3 + R 1 passes through the first driver transistor 4 to ground. As a result, the second driver transistor 4 'is maintained in an off state, and a high level is stored in the 5' (B) node.
상기에서 R3R1, R3R2으로, R1과 R2가 상이한 차이가 있더라도 매우 큰 값을 갖는 R3가 지배적(Dominant)이므로 길이가 긴 곡선모양(Serpentine)의 1개의 저항 부하(10)에 의해 제1저항 부하는 값(R3+R1)을 갖으며, 제2저항 부하는 저항부하 값(R3+R2)을 갖는다. 바꿔 말하면 제1 및 제2저항 부하의 저항값은 적어도 일정한 저항값 R3이상의 값을 가지게 되어 5(A), 5'(B) 노드에 저장되는 전원레벨은 항시 일정한 레벨을 유지하게 되는 것이다.In the above, R 3 R 1 , R 3 R 2 , even though there is a difference between R 1 and R 2 , R 3, which has a very large value, is dominant, so one long serpentine resistive load ( 10), the first resistance load has a value R 3 + R 1 , and the second resistance load has a resistance load value R 3 + R 2 . In other words, the resistance values of the first and second resistance loads have a value of at least a constant resistance value R 3 or more, so that the power level stored in the nodes 5 (A) and 5 '(B) is always maintained at a constant level.
이상에서 상술한 바와 같이 본 고안은 기존의 제1 및 제2드라이버 트랜지스터(4)(4')에 각각 독립적으로 연결된 2개의 저항 부하를 Vcc 전원에 연결된 길이가 긴 곡선모양(Serpentine)의 1개의 저항 부하(Poly Load)형성하여 셀의 구조에 관계없이 일정한 값 이상의 저항 값을 갖도록 함으로서 항시 일정한 레벨의 정보를 유지할수 있을 뿐만 아니라 길이가 긴 곡선모양(Aerpentine)의 1개의 저항 부하(Poly Load)으로 인해 저항형성 영역(스퀘어 길이(Square Length))이 넓어져 폴리 부하(Poly Load)형성으로 인해 저항형성 영역(스퀘어 길이(Square Length))의 넓어져 폴리 부하(Poly Load)의 저항값을 증가할 수 있어 에스 램의 신뢰성 향상에 기여하게 되는 것이다.As described above, the present invention is one of a long serpentine in which two resistive loads independently connected to the first and second driver transistors 4 and 4 'are connected to a Vcc power supply. By forming a resistance load to have a resistance value above a certain value irrespective of the structure of the cell, it is not only able to maintain a constant level of information at any time, but also one resistance load with a long curved shape (Aerpentine). As a result, the resistance formation area (Square Length) is widened and the poly load formation increases the resistance formation area (Square Length), thereby increasing the resistance value of the poly load. It can contribute to improving the reliability of SRAM.
Claims (2)
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| KR2019930013421U KR200157364Y1 (en) | 1993-07-20 | 1993-07-20 | Structure of a sram semiconductor device |
Publications (2)
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Family Applications (1)
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| REGI | Registration of establishment | ||
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Payment date: 20050523 Year of fee payment: 7 |
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| LAPS | Lapse due to unpaid annual fee |