KR200142920Y1 - Memory backup circuit - Google Patents
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Abstract
본 고안은 간단한 로직으로 구성되어 전원 오프 및 전원 다운시에 장시간 백업을 안정적으로 실행하는 메모리 백업회로에 관한 것으로, 정상 전원 공급시 전원을 충전하고 전원 오프시 백업전원이 공급되도록 하는 충방전수단 및 전원 오프 및 다운시에 백업전원이 메모리와 접속된 소자로 누설되는 것을 차단하는 누설전류 차단수단을 이용하여 백업을 행함으로써, 별도의 백업배터리가 불필요하고, 충전용 콘덴서 만을 이용하여 장시간의 백업이 가능하게 하는 것이다.The present invention relates to a memory backup circuit that consists of a simple logic to stably perform long-time backup when the power off and power down, charging and discharging means for charging the power when the normal power supply and supply the backup power when the power off; When the power is turned off or down, backup is performed by using leakage current blocking means that prevents the backup power from leaking to the device connected to the memory, so that a separate backup battery is not necessary, and a long time backup is performed using only a charging capacitor. To make it possible.
Description
제1도는 종래의 배터리 백업칩이 적용된 백업회로의 블럭도.1 is a block diagram of a backup circuit to which a conventional battery backup chip is applied.
제2도는 본 고안의 메모리 백업회로의 상세회로도.2 is a detailed circuit diagram of a memory backup circuit of the present invention.
제3도는 본 고안의 메모리 백업회로의 백업전압이 발생되는 형태를 보인 그래프.3 is a graph showing the generation of the backup voltage of the memory backup circuit of the present invention.
본 고안은 메모리 백업회로에 관한 것으로, 특히 간단한 로직으로 구성되어 전원 오프 및 전원 다운시에 장시간 동안의 백업을 안정적으로 실행가능한 메모리 백업회로에 관한 것이다.The present invention relates to a memory backup circuit, and more particularly, to a memory backup circuit composed of simple logic to stably perform long-term backup at power-off and power-down.
제1도는 종래의 배터리 백업칩이 적용된 백업회로의 블럭도이다.1 is a block diagram of a backup circuit to which a conventional battery backup chip is applied.
제1도를 참조하면, 상기 배터리 백업 칩은 입력전압(VCC)을 배터리 전압(VBATT)과 비교하여 입력전압(VCC)이 배터리 전압(VBATT)보다 낮을 경우 배터리 전압(VBATT)을 출력전압(VOUR)으로 전환하는 회로를 포함하는 칩에 관한 것으로, 이를 응용하여 배터리의 백업 및 리셋을 행하는 배터리 백업회로는 +5V 입력전압(VCC), 백업용 배터리(100), 상기 입력전압(VCC) 변동시 배터리 백업 및 리셀을 행하는 배터리 백업칩(110), 상기 입력전압(VCC)과 전압출력단자(130) 사이에 접속되고 배터리 백업칩(110)의 배터리 온 단자의 출력에 의해 부족한 전류를 공급하기 위한 트랜지스터(120)을 구비하여 구성된다.The case 1 Referring to Figure, the battery back-up chips are lower than the input voltage input voltage compared to the (V CC) and the battery voltage (V BATT) (V CC), the battery voltage (V BATT) battery voltage (V BATT) The present invention relates to a chip including a circuit for converting a voltage into an output voltage V OUR . The battery backup circuit for backing up and resetting a battery by applying the same may include a + 5V input voltage V CC , a backup battery 100, and the input. The battery backup chip 110 performs a battery backup and resell when the voltage V CC changes, and is connected between the input voltage V CC and the voltage output terminal 130 and outputs the battery on terminal of the battery backup chip 110. And a transistor 120 for supplying insufficient current.
상기 입력전압(VCC)은 배터리 백업칩(110) 내부적으로 접속된 전압출력단자(130)을 통해 출력되는 것으로, 상기 전압출력단자(130)는 백업용 배터리(100)의 전압입력과 스위치를 통해 접속되어 입력전압(VCC)이 일정범위를 벗어나는 경우 배터리 전압(VBATT)을 백업전압으로 하여 전압출력단자(130)를 통해 출력하는 것이다.The input voltage V CC is output through a voltage output terminal 130 connected internally to the battery backup chip 110, and the voltage output terminal 130 is connected to a voltage input and a switch of the backup battery 100. When the input voltage V CC is out of a predetermined range by being connected, the battery voltage V BATT is output as the backup voltage through the voltage output terminal 130.
상기 칩들을 이용한 종래의 백업회로는 백업전압(VBATT)이 전환되는 마진이 작아 백업이 불안정하게 구현되고 별도로 백업 밧데리를 필요로 하는 문제점이 있다.The conventional backup circuit using the chips has a problem in that the backup voltage V BATT is changed to a small margin and thus backup is unstable and requires a backup battery.
상기 문제점을 해결하기 위하여 본 고안의 목적은 TR의 누설전류가 작은 것을 착안하여 간단한 회로를 이용하여 손쉽게 장시간 백업이 이루어지는 메모리 백업회로를 제공하는데 있다.In order to solve the above problems, an object of the present invention is to provide a memory backup circuit that can be easily backed up for a long time by using a simple circuit, paying attention to the small leakage current of TR.
상기 목적을 달성하기 위하여 본 고안의 메모리 백업회로는 전원입력단자와 램의 전원입력단자 사이에 구비되어 정상전원 공급시 전원을 충전하고 전원 오프 및 다운시에 백업전원을 램으로 공급하는 충방전수단, 및 외부 칩선택신호 발생원과 램의 칩선택단자 사이에 구비되어 전원 오프 및 다운시에 백업전원이 램의 칩선택단자와 접속된 칩선택신호 발생원(프로세서 및 디코더)으로 누설되는 것을 차단하는 누설전류 차단수단을 구비하는 것을 특징으로 한다.In order to achieve the above object, the memory backup circuit of the present invention is provided between the power input terminal and the power input terminal of the RAM, charging and discharging means for charging power during normal power supply and supplying backup power to the RAM during power off and down. And leakage between the external chip select signal generator and the RAM chip select terminal to prevent leakage of backup power to the chip select signal generator (processor and decoder) connected to the RAM chip selector during power off and down. It is characterized by including a current interrupting means.
제2도는 본 고안의 상세회로도이다.2 is a detailed circuit diagram of the present invention.
제2도에 있어서, 본 고안의 메모리 백업회로는 전원입력단자와 램(230)의 전원입력단자 사이에 구비되어 정상전원 공급시 전원을 충전하고 전원 오프 및 다운시에 백업전원을 램(230)으로 공급하는 충방전수단(210) 및 외부 칩선택신호 발생원과 램(230)의 칩선택단자 시이에 구비되어 전원 오프 및 다운시에 백업전원이 램(230)의 칩선택단자와 접속된 칩선택신호 발생원(CPU 및 DECODER)으로 누설되는 것을 차단하는 누설전류차단수단(220)을 구비하여 구성되는 것으로, 상기 충방전수단(210)은 입력전원(VCC)과 일방단자가 접속되고 다른 단자는 접지에 접속되어 정상전원 공급시 전원을 충전하고 전원 오프 및 다운시에 충전된 전원을 백업전원으로 하여 램(230)으로 공급하는 제1콘덴서(C1), 전원 온 오프시에 전원의 떨림을 막기 위한 제2콘덴서(C2), 입력전원(VCC)과 램(230)의 전원단자 사이에 접속되어 역전류를 차단하는 제1다이오드(D1), 입력전원(VCC)과 상기 제1콘덴서(C1) 사이에 접속되어 방전시 역전류를 차단하는 제2다이오드(D2), 램(230)의 전원단자와 콘덴서 사이에 접속되어 역전류를 차단하는 제3다이오드(D3), 및 입력전원(VCC)과 제2다이오드(D2)사이에 접속되어 제1콘덴서(C1)로 공급되는 전류를 제한하는 전류제한 저항(R1)을 구비하여 구성된다.In FIG. 2, the memory backup circuit of the present invention is provided between a power input terminal and a power input terminal of the RAM 230 to charge power when the normal power is supplied and to supply the backup power when the power is turned off and down. The chip selection terminal of the charging and discharging means 210 and the external chip selection signal source and the RAM 230 which are supplied to the chip is connected to the chip selection terminal of the RAM 230 when the backup power is turned off and down. It comprises a leakage current blocking means 220 for blocking leakage to the signal source (CPU and DECODER), the charging and discharging means 210 is connected to the input power supply (V CC ) and one terminal and the other terminal The first capacitor C1 connected to the ground to charge the power at the time of normal power supply and to the RAM 230 using the charged power at the time of power-off and down as a backup power, and to prevent the shaking of the power at the time of power-on or off. For the second capacitor (C2), input power (V CC ) And a first diode D1 connected between the power supply terminal of the RAM 230 and blocking the reverse current, and connected between an input power supply V CC and the first capacitor C1 to block reverse current during discharge. A second diode D2, a third diode D3 connected between a power supply terminal of the RAM 230 and a capacitor to block reverse current, and an input power supply VCC and a second diode D2 connected to each other. And a current limiting resistor R1 for limiting the current supplied to the one capacitor C1.
상기 누설전류차단수단(220)은 베이스가 입력전원(VCC)에 접속되고, 칩선택신호 발생원과 램(230)의 칩선택신호 입력단자 사이에 구비되어 전원 오프 및 다운시에 구동되어 칩선택신호 전송라인을 차단하는 트랜지스터(T1) 및 입력전원(VCC) 단자와 램(230)의 칩선택신호 입력단자 사이에 접속되어 전원 오프 및 다운시 두 단자 사이에 소정의 전압차를 갖게하기 위한 전압차 형성저항(R2) 및 상기 트랜지스터(T1)를 구동하는 전압을 베이스로 인가하는 트랜지스터 구동저항(R3)를 구비하여 구성된다.The leakage current blocking means 220 has a base connected to an input power source (V CC ), and is provided between a chip select signal generation source and a chip select signal input terminal of the RAM 230 to be driven when the power is turned off and down to select a chip. It is connected between the transistor T1 and the input power supply (V CC ) terminal blocking the signal transmission line and the chip select signal input terminal of the RAM 230 to have a predetermined voltage difference between the two terminals during power off and down. And a transistor driving resistor R3 for applying a voltage difference forming resistor R2 and a voltage for driving the transistor T1 as a base.
제3도는 본 고안의 메모리 백업회로의 백업전압이 발생되는 형태를 보인 그래프로 램(230)이 선택되는 중에 입력전원(V1)이 오프 및 다운되는 경우, 램(230)의 칩선택단자에 걸리는 전압(V2)이 백업전압(V3)으로 변환되는 것을 보인 것이다.3 is a graph showing a backup voltage of the memory backup circuit of the present invention. When the input power V1 is turned off and down while the RAM 230 is selected, the chip select terminal of the RAM 230 is caught. It is shown that the voltage V2 is converted to the backup voltage V3.
이하, 첨부된 도면을 참조로 하여 본 고안의 일 실시예에 따른 구동을 상세히 설명하고자 한다.Hereinafter, driving in accordance with an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
정상전원으로 시스템이 구동될 때, 입력전원(VCC)은 상기 충방전수단(210)의 제1다이오드(D1)를 통해 램(230)으로 공급되고, 동시에 전류제한 저항(R1)과 제2다이오드(D2)를 통해 제1콘덴서(C1)로 전류가 충전된다. 전원 오프 및 다운시에는 입력전원(VCC)이 차단되므로 상기 제1콘덴서(C1)에 충전된 전류가 방전되면서 램(230)으로 전원을 공급한다. 이 때, 상기 제1다이오드(D1)와 제2다이오드(D2)는 전원입력단자로 역류되는 전류를 차단하는 기능을 한다.When the system is driven with the normal power source, the input power source V CC is supplied to the RAM 230 through the first diode D1 of the charging / discharging means 210, and at the same time, the current limiting resistor R1 and the second power source. The current is charged to the first capacitor C1 through the diode D2. When the power is turned off and down, the input power VCC is cut off to supply power to the RAM 230 while the current charged in the first capacitor C1 is discharged. In this case, the first diode D1 and the second diode D2 block a current flowing back to the power input terminal.
입력전원(VCC)의 차단과 동시에 상기 누설전류차단수단(220)의 트랜지스터(T1)는 트랜지스터 구동저항(R3)을 통해 베이스로 공급되는 전원이 차단되므로, 오프되어 칩선택단자의 칩선택신호 발생원(CPU 및 DECODER)과의 접속을 개방한다. 이때, S램 62256의 경우 데이타를 보존하기 위한 조건은 램(230)의 전원전압(VDD)과 램(230)의 칩선택단자 사이에 걸리는 전압(VCS)이 VDD2V와 VDD-VCS=0.2V를 만족하는 것이다. 이와같은 조건에서 S램은 약 50μA 정도의 전류만을 소비하게 되는 것으로, 상기 전압차 형성저항(R2)은 램(230)의 전원전압(VDD)과 램(230)의 칩선택단자 사이에 걸리는 전압 즉, VDD-VCS=0.2V를 유지하도록 하기 위한 것이다.At the same time as the input power VCC is cut off, the transistor T1 of the leakage current blocking means 220 is turned off because the power supplied to the base through the transistor driving resistor R3 is cut off, thereby turning off the chip select signal of the chip select terminal. Open the connection with the generation source (CPU and DECODER). At this time, in the case of the SRAM 62256, a condition for preserving data is that the voltage V CS applied between the power supply voltage VDD of the RAM 230 and the chip select terminal of the RAM 230 is V DD 2V and V DD -V. CS = 0.2V is satisfied. Under such conditions, the S-RAM consumes only about 50 μA of current, and the voltage difference forming resistor R2 is applied between the power supply voltage V DD of the RAM 230 and the chip select terminal of the RAM 230. This is to maintain the voltage, that is, V DD -V CS = 0.2V.
따라서, 정상적인 전원 공급시 트랜지스터 구동저항(R3)을 통해 공급되는 입력전원(VCC)을 이용하여 스위칭 속도가 느린 트랜지스터(T1)를 항상 온 상태로 두어 전원(VCC)이 공급되는 동안에는 저항과 동일한 역활을 하게 하고, 전원 오프 및 다운시는 트랜지스터 구동저항(R3)의 입력전원(VCC) 전압이 0V로 떨어지게 되므로 트랜지스터(T1)가 오프되어 상기 제1콘덴서(C1)의 방전에 의해 공급되는 전원이 칩선택신호 발생원(CPU 및 DECODER)으로 누설되는 전류를 차단하는 역활을 하게 되는 것이다. 이때의 트랜지스터(T1)의 누선전류는 0.1μA의 매우 작은 값이므로 장기간의 백업전원의 공급이 가능하게 되는 것이다.Thus, the normal power-on as long as a couple of a transistor drive resistor (R3) input power supply (V CC) with a slow switching speed of the transistor (T1) using the supplied through the always-on the power (V CC) is supplied to the resistance and In the same role, when the power supply is turned off and down, the voltage of the input power supply V CC of the transistor driving resistor R3 drops to 0 V, so that the transistor T1 is turned off and supplied by the discharge of the first capacitor C1. The power supply serves to block the current leaking to the chip select signal generators (CPU and DECODER). At this time, the leakage current of the transistor T1 is a very small value of 0.1 μA, so that backup power can be supplied for a long time.
이와 같이, 본 고안의 메모리 백업회로는 간단한 로직으로 회로의 구성이 가능하고 별도의 백업배터리가 불필요하고, 충전용 콘덴서 만을 이용하여 장시간의 백업이 가능한 현저한 효과가 있다.As described above, the memory backup circuit of the present invention has a remarkable effect that a circuit can be configured with simple logic, a separate backup battery is not required, and a long time backup can be performed using only a charging capacitor.
Claims (4)
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|---|---|---|---|
| KR2019930015980U KR200142920Y1 (en) | 1993-08-18 | 1993-08-18 | Memory backup circuit |
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|---|---|---|---|
| KR2019930015980U KR200142920Y1 (en) | 1993-08-18 | 1993-08-18 | Memory backup circuit |
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| KR950007223U KR950007223U (en) | 1995-03-21 |
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ID=19361450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019930015980U KR200142920Y1 (en) | 1993-08-18 | 1993-08-18 | Memory backup circuit |
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| Country | Link |
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| KR (1) | KR200142920Y1 (en) |
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1993
- 1993-08-18 KR KR2019930015980U patent/KR200142920Y1/en not_active IP Right Cessation
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| KR950007223U (en) | 1995-03-21 |
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