KR20010105797A - Capacitor in semiconductor device and method for manufacturing thereof - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 캐패시터 및 그 제조방법에 관한 것으로서, 특히 캐패시터의 상부전극을 이중 농도 증착함으로써 캐패시턴스를 증가시키면서 일정한 면저항을 유지할 수 있는 캐패시터 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor of a semiconductor device and a method of manufacturing the same, and more particularly, to a capacitor capable of maintaining a constant sheet resistance while increasing capacitance by double concentration deposition of an upper electrode of a capacitor, and a method of manufacturing the same.
반도체 메모리 장치의 정전용량을 증가시키기 위해서는 유전율과 면적 및 유전막의 두께의 세가지 변수를 변화시킴으로써 가능하게 된다.In order to increase the capacitance of the semiconductor memory device, it is possible to change the three variables of the dielectric constant and the area and the thickness of the dielectric film.
--------------------- (1) --------------------- (One)
여기서, εΓ유전막의 유전율, A는 전극 면적, d는 유전막의 두께이다.Here, the permittivity of the ε Γ dielectric film, A is the electrode area, and d is the thickness of the dielectric film.
캐패시터의 정전용량을 증가시키기 위해 유효면적을 증가시키는 방법으로는 HSG(HEMISPHERICAL GRAIN), 굴곡형 결정립을 하부전극의 표면에 성장시킴으로써 전극의 표면적을 증가시키는 방식이 일반적으로 사용되고 있다.As a method of increasing the effective area in order to increase the capacitance of the capacitor, a method of increasing the surface area of an electrode by growing HSG (heavy crystal grain) and curved crystal grains on the surface of the lower electrode is generally used.
HSG는 일종의 표면이동기구, 즉 실리콘의 표면 이동을 이용하여 전극의 표면적을 증가시키는 방법이다. 즉, 일정 두께의 비정질 실리콘을 결정질 실리콘으로 변형시키게 되면 표면 굴곡을 발생시켜서 달성된다. 이후에 증착되는 유전막과 상부전극은 그 굴곡을 따라 증착되므로 상부전극이 유전막과 접하는 부분 역시 굴곡을 이루게 된다.HSG is a method of increasing the surface area of an electrode by using a kind of surface movement mechanism, that is, surface movement of silicon. That is, when the amorphous silicon of a certain thickness is transformed into crystalline silicon, it is achieved by generating surface curvature. Since the deposited dielectric film and the upper electrode is deposited along the curve, the portion where the upper electrode is in contact with the dielectric film is also bent.
따라서, 상부전극에 양의 전압이 인가될 경우에 표면이 평평할 때에 비해 굴곡부를 따라 전계의 집중현상이 발생하게 된다. 그러므로, 상부전극 내의 전자가 받는 전계는 커지게 되므로 상부전극에 발생하는 공핍층의 두께는 증가하게 된다. 이러한 공핍층의 두께는 정전용량의 값을 감소시키고 결국에는 전체 정전용량을 감소시키는 결과를 가져온다.Therefore, when a positive voltage is applied to the upper electrode, concentration of an electric field occurs along the curved portion as compared with the case where the surface is flat. Therefore, since the electric field received by the electrons in the upper electrode becomes large, the thickness of the depletion layer generated in the upper electrode increases. The thickness of this depletion layer results in a reduction in the value of the capacitance and eventually in the overall capacitance.
상부전극의 불순물 농도를 증가시켜 공핍층의 두께를 줄이는 방법이 있다. 불순물 농도가 증가되면 상부전극의 저항이 낮아지게 되어 설계 목표 면저항값을 벗어나게 된다. 통상적으로 상부전극은 캐패시터의 상부전극 뿐만 아니라 로드 저항기로도 제공된다. 따라서, 로드 저항기는 일정 수준 이상의 면저항을 가지지 않으면 안된다. 일반적으로 면저항은 두께에 비례하고, 비저항에는 반비례한다. 그러므로, 상부전극의 불순물 농도를 증가시키면 비저항이 감소하게 되므로 원하는 면저항값을 얻을 수 없게 된다. 그러므로, 상부전극의 공핍층의 두께를 줄이기 위하여 단순하게 불순물의 농도를 증가하는 것은 상부전극을 이용하여 로드저항기를 형성하는 것을 제한한다.There is a method of reducing the thickness of the depletion layer by increasing the impurity concentration of the upper electrode. If the impurity concentration is increased, the resistance of the upper electrode is lowered, which is beyond the design target sheet resistance. Typically, the upper electrode is provided as a load resistor as well as the upper electrode of the capacitor. Therefore, the load resistor must have a certain level or more of sheet resistance. In general, sheet resistance is proportional to thickness and inversely proportional to resistivity. Therefore, if the impurity concentration of the upper electrode is increased, the specific resistance decreases, so that the desired sheet resistance value cannot be obtained. Therefore, simply increasing the concentration of impurities to reduce the thickness of the depletion layer of the upper electrode limits the formation of the load resistor using the upper electrode.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 고농도의 1차 증착과 저농도의 2차증착의 이중증착에 의해 상부전극을 형성함으로써 캐패시터 상부전극의 공핍층 두께를 줄이면서도 로드 저항기로 사용이 가능한 면저항을 유지할 수 있는 반도체 장치의 캐패시터 및 그 제조방법을 제공하는 데 있다.An object of the present invention is to form a top electrode by double deposition of high concentration primary deposition and low concentration secondary deposition in order to solve this problem of the prior art, while reducing the thickness of the depletion layer of the capacitor upper electrode while being used as a load resistor The present invention provides a capacitor of a semiconductor device capable of maintaining such a sheet resistance and a method of manufacturing the same.
본 발명의 다른 목적은 캐패시터의 항복전압을 증가시킬 수 있는 반도체 장치의 캐패시터 및 그 제조방법을 제공하는 데 있다.Another object of the present invention is to provide a capacitor of a semiconductor device capable of increasing the breakdown voltage of the capacitor and a method of manufacturing the same.
도 1은 본 발명에 의한 캐패시터가 형성된 반도체 장치의 구성을 나타낸 단면도.1 is a cross-sectional view showing the configuration of a semiconductor device with a capacitor according to the present invention.
도 2a 및 도 2b는 표면 굴곡도에 따른 전계집중현상을 설명하기 위한 도면들.2a and 2b are views for explaining the field concentration phenomenon according to the surface curvature.
도 3은 단일 농도 증착과 이중 농도 증착시 캐패시터의 정전용량의 특성을 비교한 그래프.3 is a graph comparing the characteristics of the capacitance of the capacitor during single concentration deposition and double concentration deposition.
도 4는 본 발명에 의한 이중 농도 증착시 캐패시터의 정전용량의 특성을 나타낸 그래프.Figure 4 is a graph showing the characteristics of the capacitance of the capacitor during the double concentration deposition according to the present invention.
도 5은 단일 농도 증착과 이중 농도 증착시 캐패시터의 항복전압의 특성을 비교한 그래프.5 is a graph comparing the breakdown voltage characteristics of a capacitor during single concentration deposition and double concentration deposition.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
10 : 반도체 기판 12 : 필드 산화막10 semiconductor substrate 12 field oxide film
14 : 게이트 전극층 16 ; 패드전극14: gate electrode layer 16; Pad electrode
18 : 절연막 20 : 비트라인18: insulating film 20: bit line
22 : 층간절연막 24 : 콘택홀22: interlayer insulating film 24: contact hole
26 : 하부전극 27 : 굴곡형 결정립26: lower electrode 27: bent crystal grain
28 : 유전막 30 : 상부전극28 dielectric film 30 upper electrode
30a : 고농도의 제 1 실리콘층 30b : 저농도의 제 2 실리콘층30a: high concentration first silicon layer 30b: low concentration second silicon layer
32 : 절연32: Insulation
막membrane
상기한 본 발명의 목적을 달성하기 위하여 본 발명의 장치는 반도체 기판 상에 비정질 실리콘으로 구성된 하부전극을 형성하는 단계와, 상기 하부전극 표면에 굴곡형 결정립을 형성하는 단계와, 상기 굴곡형 결정립 상에 형성된 자연산화막을 제거하는 단계와, 상기 굴곡형 결정립이 형성된 하부전극 표면을 균일한 두게의 유전막으로 덮는 단계와, 상기 유전막 상에 불순물이 고농도로 도핑된 제 1 실리콘층을 소정 두께로 증착시키고 이어서 불순물이 저농도로 도핑된 제 2 실리콘층을 소정 두께로 증착시켜서 상부전극을 형성하는 단계를 구비하는 것을 특징으로 한다.In order to achieve the above object of the present invention, the apparatus of the present invention comprises the steps of forming a lower electrode composed of amorphous silicon on the semiconductor substrate, forming a curved crystal grain on the lower electrode surface, and the curved crystal grain phase Removing the natural oxide film formed on the dielectric layer; covering the lower electrode surface on which the curved crystal grains are formed with a uniform thickness of a dielectric film; depositing a first silicon layer doped with a high concentration of impurities on the dielectric film to a predetermined thickness; And depositing a second silicon layer doped with a low concentration of impurities to a predetermined thickness to form an upper electrode.
본 발명의 캐패시터는 반도체 기판 상에 비정질 실리콘으로 구성된 하부전극과, 상기 하부전극 표면에 형성된 복수의 굴곡형 결정립들과, 상기 굴곡형 결정립이 형성된 하부전극 표면에 균일한 두께로 피복된 유전막과, 상기 유전막 상에 불순물이 고농도로 도핑된 제 1 실리콘층을 소정 두께로 증착시키고 이어서 불순물이 저농도로 도핑된 제 2 실리콘층을 소정 두께로 증착시켜서 된 상부전극을 구비하는 것을 특징으로 한다.The capacitor of the present invention includes a lower electrode composed of amorphous silicon on a semiconductor substrate, a plurality of curved crystal grains formed on the surface of the lower electrode, a dielectric film coated with a uniform thickness on the lower electrode surface on which the curved crystal grains are formed, And depositing a first silicon layer doped with a high concentration of impurities to a predetermined thickness on the dielectric layer, and then depositing a second silicon layer doped with a low concentration of impurities to a predetermined thickness.
여기서, 불순물은 P 또는 As이며 제 1 실리콘층의 불순물 농도는 1E20원자/㎠이상이고, 제 2 실리콘층의 불순물 농도는 1E20원자/㎠미만으로 한다. 제 1 실리콘층의 두께는 50 내지 500Å으로 한다.Here, the impurity is P or As, and the impurity concentration of the first silicon layer is 1E20 atoms / cm 2 or more, and the impurity concentration of the second silicon layer is less than 1E20 atoms / cm 2. The thickness of the first silicon layer is 50 to 500 kPa.
이하, 첨부한 도면을 참조하여, 본 발명의 일 실시예를 통해 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings, it will be described in detail the present invention through an embodiment of the present invention.
도 1은 본 발명에 의한 캐패시터가 형성된 반도체 장치의 구성을 나타낸다. 도 1에 도시한 바와 같이, 본 발명의 캐패시터는 반도체 기판(10) 상에 하부전극(26), 유전막(28), 상부전극(30)으로 구성된다. 상부전극(30)은 불순물이 고농도로 도핑된 제 1 실리콘층(30a)과 불순물이 저농도로 도핑된 제 2 실리콘층(30b)로 구성된다. 제 1 실리콘층(30a)의 불순물 농도는 1E20원자/㎠ 이상이고, 제 2 실리콘층(30b)의 불순물 농도는 1E20원자/㎠ 미만으로 한다.1 shows a configuration of a semiconductor device in which a capacitor according to the present invention is formed. As shown in FIG. 1, the capacitor of the present invention includes a lower electrode 26, a dielectric film 28, and an upper electrode 30 on a semiconductor substrate 10. The upper electrode 30 includes a first silicon layer 30a doped with a high concentration of impurities and a second silicon layer 30b doped with a low concentration of impurities. The impurity concentration of the first silicon layer 30a is 1E20 atoms / cm 2 or more, and the impurity concentration of the second silicon layer 30b is less than 1E20 atoms / cm 2.
하부전극(26)의 표면에는 다수의 굴곡형 결정립들(27)이 형성된다. 유전막(28)은 하부전극의 표면의 굴곡을 따라 증착되고, 그 위에 상부전극(30)이 증착되므로 상부전극의 유전막과접하는 부분 역시 굴곡을 이루게 된다.A plurality of curved crystal grains 27 are formed on the surface of the lower electrode 26. The dielectric film 28 is deposited along the curvature of the surface of the lower electrode, and the upper electrode 30 is deposited thereon, so that the portion in contact with the dielectric film of the upper electrode is also curved.
따라서, 상부전극에 양의 전압이 인가될 경우에 표면이 평평할 때(도 2a 참조)에 비해 굴곡부를 따라 전계의 집중현상이 발생하게 된다(도 2b 참조). 그러므로, 상부전극 내의 전자가 받는 전계는 커지게 되므로 다음 수식(2)에 따라 상부전극에 발생하는 공핍층의 두께는 증가하게 된다. 이러한 공핍층의 두께는 다음 수식(3)에 의해 정전용량의 값을 감소시키고 결국에는 수식(3)에 나타난 바와 같이 전체 정전용량을 감소시키는 결과를 가져온다.Therefore, when a positive voltage is applied to the upper electrode, concentration of an electric field occurs along the curved portion as compared with when the surface is flat (see FIG. 2A) (see FIG. 2B). Therefore, since the electric field received by the electrons in the upper electrode becomes large, the thickness of the depletion layer generated in the upper electrode according to Equation (2) increases. The thickness of this depletion layer reduces the value of the capacitance by the following equation (3) and eventually reduces the total capacitance as shown in equation (3).
----------------(2) ----------------(2)
-------------------------------(3) ------------------------------- (3)
-------------------------------(4) -------------------------------(4)
Ctot는 전체 정전용량,C tot is the total capacitance,
C0유전막에 위한 정전용량,Capacitance for C 0 dielectric film,
Cd는 공핍층에 의한 정전용량,C d is the capacitance by the depletion layer,
Xd는 공핍층 두께,X d is the depletion layer thickness,
0는 진공 유전율, 0 is the vacuum permittivity,
si는 실리콘 유전율. si is the silicon dielectric constant.
A는 유효면적,A is the effective area,
V0는 인가전압,V 0 is the applied voltage,
q는 전자의 전하량,q is the charge of the electron,
Na는 불순물 수를 나타낸다.N a represents the impurity number.
그러나, 본 발명에서는 제 1 실리콘층(30a)의 불순물 농도를 고농도로 함으로써 수식(2)에 의해 공핍층의 두께를 감소시킬 수 있어서, 수식(3) 및 (4)에 의해전체 정전용량을 증가시킬 수 있다.However, in the present invention, by increasing the impurity concentration of the first silicon layer 30a, the thickness of the depletion layer can be reduced by the formula (2), so that the total capacitance is increased by the formulas (3) and (4). You can.
한편, 상부전극(30)의 제 2 실리콘층(30b)의 불순물농도는 저농도로 함으로써 로드 저항기로 제공되는 부분에서 요구되는 면저항값을 만족시킬 수 있다.On the other hand, the impurity concentration of the second silicon layer 30b of the upper electrode 30 is low so that the sheet resistance value required in the portion provided to the load resistor can be satisfied.
이와 같이 구성된 본 발명의 반도체 장치의 제조방법은 다음과 같다.The manufacturing method of the semiconductor device of this invention comprised in this way is as follows.
먼저, 반도체 기판(10) 상에 통상의 반도체 제조공정에 의해 필드산화막(12)을 형성한다. 반도체 기판(10) 상에 게이트 산화막, 게이트 전극층, 절연막을 차례로 적층한 다음에 패터닝하여 게이트 전극 패턴, 또는 워드라인패턴(14)을 형성한다. 게이트 전극 패턴(14)의 측벽에 측벽 스페이서를 형성한다.First, the field oxide film 12 is formed on the semiconductor substrate 10 by a normal semiconductor manufacturing process. A gate oxide layer, a gate electrode layer, and an insulating layer are sequentially stacked on the semiconductor substrate 10, and then patterned to form a gate electrode pattern or a word line pattern 14. Sidewall spacers are formed on sidewalls of the gate electrode pattern 14.
이어서, 결과물 전면에 폴리 실리콘을 증착하고 패터닝하여 패드전극(16)을 형성한다. 패드전극(16)이 형성한 다음에 전면에 절연막(18)을 증착한다. 증착된 절연막(18)을 패터닝하여 비트라인 콘택을 형성한 다음에 폴리실리콘을 증착하고 패터닝하여 비트라인(20)을 형성한다.Subsequently, polysilicon is deposited and patterned on the entire surface of the resultant to form the pad electrode 16. After the pad electrode 16 is formed, the insulating film 18 is deposited on the entire surface. The deposited insulating film 18 is patterned to form bit line contacts, and then polysilicon is deposited and patterned to form the bit line 20.
비트라인(20)을 층간절연막(22)으로 덮고 층간절연막(22)을 패터닝하여 콘택홀(24)을 형성한다. 콘택홀이 형성된 층간 절연막(22) 상에 비정질 실리콘을 증착하고 패터닝하여 하부전극(26), 즉 스토리지 노드를 형성한다.The contact line 24 is formed by covering the bit line 20 with the interlayer insulating layer 22 and patterning the interlayer insulating layer 22. Amorphous silicon is deposited and patterned on the interlayer insulating layer 22 having the contact hole to form a lower electrode 26, that is, a storage node.
이어서, 스트리지 노드가 형성된 반도체 기판을 습식세정하여 표면의 오염과 표면산화막을 에칭공정을 이용하여 제거한다. 10E -6 torr 이하의 고진공 챔버에서 HSG공정을 진행하여 하부전극(26) 표면에 HSG 결정립(27)을 형성한다. 이어서, 습식식각하여 오염물질 및 자연 산화막을 제거한 후에 유전막(28)을 증착한다.Subsequently, the semiconductor substrate on which the strip node is formed is wet-washed to remove surface contamination and the surface oxide film using an etching process. The HSG process is performed in a high vacuum chamber of 10E -6 torr or less to form HSG grains 27 on the lower electrode 26 surface. The dielectric film 28 is then deposited by wet etching to remove contaminants and native oxide films.
유전막(28) 상에 상부전극(30)을 증착한다. 상부전극(30)은 P 농도가 1E20원자/㎠ 이상으로 도핑된 폴리 실리콘(30a)을 50 내지 500Å으로 증착한 다음에 이어서, P 농도가 1E20원자/㎠ 미만으로 도핑된 폴리 실리콘(30b)를 증착한다.The upper electrode 30 is deposited on the dielectric film 28. The upper electrode 30 deposits polysilicon 30a doped with a P concentration of 1E20 atoms / cm 2 or more at 50 to 500 GPa, followed by polysilicon 30b doped with a P concentration of less than 1E20 atoms / cm 2. Deposit.
제 1 및 제 2 폴리실리콘(30a, 30b)를 패터닝하여 셀영역에는 상부전극(30)을 형성하고, 주변영역에는 로드 저항기(미도시)를 형성한다. 상부전극이 형성된 반도체 기판에 절연막(32)을 증착한다.The first and second polysilicon 30a and 30b are patterned to form an upper electrode 30 in the cell region, and a load resistor (not shown) in the peripheral region. The insulating film 32 is deposited on the semiconductor substrate on which the upper electrode is formed.
도 3은 단일 농도 증착과 이중 농도 증착시 캐패시터의 정전용량의 특성을 비교한 그래프를 나타낸다. 도 3에서는 상부전극을 P 농도 3.6E20원자/㎠로 도핑된 실리콘 1,500Å 증착한 캐패시터의 정전용량과 P 농도 6.6E20원자/㎠ 으로 도핑한 실리콘을 700Å으로 1단계 증착하고, P 농도 0.8E20원자/㎠ 으로 도핑한 실리콘을 800Å으로 2단계 증착한 캐패시터의 정전용량을 비교한 것이다.Figure 3 shows a graph comparing the characteristics of the capacitance of the capacitor during single concentration deposition and double concentration deposition. In FIG. 3, one-step deposition of the capacitance of a capacitor doped with 1,500 실리콘 of silicon doped with a P concentration of 3.6E20 atoms / cm 2 and 700 Å of silicon doped with a P concentration of 6.6E20 atoms / cm 2 was carried out, and a P concentration of 0.8E20 atoms was obtained. This is a comparison of the capacitances of a capacitor deposited at 800 mW with a silicon doped at / cm 2.
상부전극에 +1.2V의 전압을 인가할 때 정전용량을 Cmax, -1.2V의 전압을 인가할 때, 정전용량을 Cmin으로 표기한다. 그래프에 도시한 바와 같이, 싱글농도 캐패시터의 정전용량에 비해 더블농도 캐패시터의 정전용량이 3fF/C 증가함을 알 수 있고 Cmin/Cmax도 개선됨을 알 수 있다.When the voltage of + 1.2V is applied to the upper electrode, the capacitance is Cmax, and when the voltage of -1.2V is applied, the capacitance is denoted as Cmin. As shown in the graph, it can be seen that the capacitance of the double concentration capacitor is increased by 3 fF / C and the Cmin / Cmax is also improved compared to the capacitance of the single concentration capacitor.
도 4는 본 발명에 의한 더블농도 증착시 캐패시터의 정전용량의 특성을 나타낸 그래프이다. 상부전극을 P 농도 6.6E20원자/㎠ 으로 도핑한 실리콘을 950Å으로 1단계 증착하고, P 농도 0.8E20원자/㎠ 으로 도핑한 실리콘을 600Å으로 2단계 증착한 캐패시터의 정전용량 특성을 나타낸다. 즉, 이중 농도 캐패시터의 Cmax는 기존 공정의 26~27fF/C 대비 5fF/C 증가하고 Cmin/Cmax도 1.0에 더 근접하게 된다.4 is a graph showing the characteristics of the capacitance of the capacitor during the double concentration deposition according to the present invention. The capacitive characteristics of the capacitor in which the upper electrode was deposited in one step of silicon doped with P concentration of 6.6E20 atoms / cm 2 at 950 mW and in two steps of silicon doped with P concentration of 0.8E20 atoms / cm 2 at 600 mW are shown. That is, the Cmax of the double concentration capacitor increases by 5fF / C compared to 26 ~ 27fF / C of the existing process and the Cmin / Cmax is closer to 1.0.
P 농도 3.6E20원자/㎠로 도핑된 실리콘에 비해 P 농도 6.6E20원자/㎠ 으로도핑한 실리콘의 증착속도가 약 40% 감소하므로 이런 증착속도의 변화가 스텝커버리지에 영향을 주고 이에 따라 항복전압이 개선된다고 생각된다.As the deposition rate of silicon doped with P concentration of 6.6E20 atoms / cm 2 is reduced by about 40% compared to silicon doped with P concentration of 3.6E20 atoms / cm 2, this change in deposition rate affects step coverage and thus the breakdown voltage I think it will improve.
도 5는 단일 농도 증착과 이중 농도 증착시 캐패시터의 항복전압의 특성을 비교한 그래프를 나타낸다. 이중농도 캐패시터의 항복전압(10nA BV, 1K CellCap)은 기존 공정의 3.7V 대비 0.4V 증가한다.5 shows a graph comparing the breakdown voltage characteristics of a capacitor during single concentration deposition and double concentration deposition. The breakdown voltage (10nA BV, 1K CellCap) of the double-density capacitor is 0.4V higher than the 3.7V of the existing process.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although described above with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below I can understand that you can.
이상, 설명한 바와 같이 본 발명에서는 캐패시터의 상부전극을 고농도의 실리콘을 1차로 증착하고 저농도의 실리콘을 2차로 증착함으로써 상부전극의 공핍층 두께를 감소시키면서도 상부전극의 면저항값을 원하는 값으로 유지할 수 있다. 또한, 이중농도의 실리콘을 증착함으로써 상부전극의 보이드를 감소시키는 효과를 얻을 수 있어서 캐패시터의 항복전압이 증가된다.As described above, in the present invention, the upper electrode of the capacitor is deposited with a high concentration of silicon as a primary and a low concentration of silicon as a secondary to reduce the depletion layer thickness of the upper electrode while maintaining the sheet resistance of the upper electrode at a desired value. . In addition, by depositing double concentration of silicon, the effect of reducing the void of the upper electrode can be obtained, thereby increasing the breakdown voltage of the capacitor.
Claims (8)
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| KR1020000026735A KR20010105797A (en) | 2000-05-18 | 2000-05-18 | Capacitor in semiconductor device and method for manufacturing thereof |
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| KR20010105797A true KR20010105797A (en) | 2001-11-29 |
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ID=19669100
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| KR (1) | KR20010105797A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100451517B1 (en) * | 2002-07-19 | 2004-10-06 | 주식회사 하이닉스반도체 | Method for fabricating capacitor of semiconductor device |
-
2000
- 2000-05-18 KR KR1020000026735A patent/KR20010105797A/en not_active Application Discontinuation
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