KR20010087647A - 동영상 수신 장치 - Google Patents

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Abstract

디지털 텔레비전 또는 디지털 화상회의 시스템 응용 분야에서 비디오 디코딩 칩의 외부 메모리 감축을 위한 동영상 수신 장치에 관한 것으로서, 특히 MPEG-2 비디오 디코딩 칩의 외부 메모리를 감축하면서 또한, 편차 추정부에서는 주위 픽셀들과 현재 인코딩하고자 하는 픽셀간의 수평 또는 수직 방향으로 상관성을 측정하여 상관성이 높은 방향에 위치한 픽셀로 현재 픽셀을 예측하여 표준 편차를 구하고, ADPCM 압축부에서도 상기와 동일한 방법으로 상관성이 높은 방향에 위치한 픽셀을 선택하여 현재 픽셀을 예측하고 이를 이용하여 양자화를 수행함으로써, 차이 값이 현재 픽셀의 비트 정밀도보다 줄어들게 하여 압축율을 더욱 높이면서 동시에 고 화질을 유지할 수 있다.

Description

동영상 수신 장치{Apparatus for receiving moving picture}
본 발명은 디지털 텔레비전 또는 디지털 화상회의 시스템 응용 분야에 관한 것으로서, 특히 디지털 비디오 전송 분야의 표준안인 엠펙-2(MPEG-2) 디코딩 칩의 외부 메모리 감축을 위한 동영상 수신 장치에 관한 것이다.
최근 디지털 TV 방송에 관한 관심이 높아지고 있으며, 고화질의 선명한 화면을 가정에서 TV 수신기로 볼 수 있도록 비디오 데이터를 압축하여 송신하고자 하는 노력이 기울여지고 있다. 비디오 신호를 압축하기 위하여 사용되는 알고리즘으로는 MPEG-2가 주로 사용되며, 압축율도 1/40에서 1/60정도로 매우 크다.
이러한 알고리즘 덕분에 기존에 다루기조차 힘들었던 고화질의 디지털 데이터를 일반 방송 채널로 전송하여 가정에서 즐길 수 있도록 하려는 연구가 계속되고 있다. 따라서, 디지털 TV 수신기는 이렇게 압축되어 수신된 데이터를 원래의 고화질의 비디오 데이터로 복원하여야 하는 MPEG-2 비디오 디코더가 필요하다.
도 1은 종래의 MPEG 디코딩 시스템의 구성 블록도로서, 트랜스포트 디코더(101)는 한 채널에 포함된 다수의 프로그램들 중 원하는 한 프로그램을 선택하여 패킷화되어 있는 오디오와 비디오 비트스트림을 분리한 후 분리된 비디오 비트 스트림은 데이터 버스를 통해 비디오 디코더(102)로 출력한다.
상기 비디오 디코더(102)는 입력되는 비디오 비트스트림에서 오버헤드(각종 헤더 정보, 스타트 코드등)를 제거하고, 순수한 데이터 정보를 가변 길이 디코딩(Variable Length Decoding ; VLD)한 후 역양자화 과정, 역 이산 코사인 변환(Inverted Discrete Cosine Transform ; IDCT) 과정, 및 움직임 벡터를 이용한 움직임 보상 과정을 거쳐 원래 화면의 픽셀 값을 복원하여 비디오 디스플레이 처리부(Video Display Processor ; VDP)(103)로 출력한다. 상기 VDP(103)는 복원된 픽셀 값을 픽쳐 타입에 따라 데이터를 재배열하여 출력하기도 하고 그대로 출력하기도 한다.
이때, MPEG-2를 기본으로 하고 있는 비디오 디코더 시스템은 외부 메모리(105)를 사용하는데, 상기 외부 메모리(105)는 비트 스트림을 일시 저장하기 위한 버퍼와 2개 이상의 프레임 메모리로 구성된다. 그리고, 상기 프레임 메모리는 통상 다이나믹 램(DRAM)을 사용한다. 특히, 비디오 디코더의 경우 상기 외부 메모리(105)의 역할은 비디오 디코딩을 위한 비트 스트림의 쓰기와 읽기, 움직임 보상을 위하여 필요한 데이터의 읽기, 디코딩된 데이터의 쓰기 및 디스플레이될 데이터의 읽기로 크게 나누어질 수 있으며, 메모리 제어부(104)를 통해 데이터를 주고받는다.
그러나, 상기된 도 1의 외부 메모리(105)는 적은 데이터를 처리하기에는 적합하나 MPEG-2 MP@HL의 비디오 데이터를 처리하기에는 적합하지 않다.
즉, MPEG-2 MP@HL의 비디오 데이터를 디코딩하기 위해서는 사용되는 메모리의 크기와 데이터의 전송 속도도 그만큼 빨라져야 하기 때문이다. 또한, MPEG-2 표준 규격안에서 MP@HL 모드를 지원하기 위해서는 약 10Mbits의 비트-버퍼 사이즈가 요구되고, 최대 허용 비트 레이트(bit rate)가 약 80Mbit/s에 이른다. 이로 인해, 기존의 16Mbits DRAM을 기반으로 하는 MPEG-2 비디오 디코더의 경우 약 96∼128Mbits의 외부 메모리를 필요로 한다. 이는 메모리의 가격 상승을 의미한다.
그러므로, 제품 및 소비자 응용에 있어서 가격 경쟁력을 갖기 위해서는 고 가격의 메모리를 줄이면서 좋은 화질을 유지할 수 있는 필요성이 대두된다. 또한, 각종 OSD(On Screen Display) 및 다양한 서비스를 제공하고 있는 추세에 비추어 앞으로는 추가적인 메모리의 증가가 필연적이다.
예를 들면, 최근에 MPEG-2와 같은 비디오 압축 복원 시스템의 경우 여러 종류의 비디오 신호를 멀티 디코딩하여 동시에 디스플레이함으로써, 다양한 서비스를 제공하고 있다. 이런 경우 한정된 메모리에 여러 개의 비디오 신호를 디코딩할 수 있어야 한다.
결국 메모리의 한계성, 가격, 및 데이터 버스의 밴드폭(bandwidth)를 고려해볼 때 비디오 디코딩 칩에 고화질 화상 신호의 손실을 최소로 하는 효과적인 메모리 감축 장치가 필요하며, 이를 위해 여러 가지 방법이 제안되어 있다.
즉, 기존의 비디오 디코딩 칩에 내재하여 있는 메모리 감축 알고리즘들을 살펴보면 50% 감축율을 갖는 ADPCM(Adaptive Differential Pulse Coded Modulation) 방식을 제안하거나, 75% 감축율을 갖는 VQ(Vector Quantization) 등을 이용하여 공간적인 중복성을 없애는 방식들을 제안하고 있다. 또한, DCT 주파수 영역에서 필터링/다운-샘플링(filtering/down-sampling) 방식들을 통한 압축 방식도 제안하고 있다.
그러나, 상기된 방식들을 사용할 경우, 50%∼75% 감축율에서 텍스쳐가 복잡하거나 컬러의 성분이 매우 높은 고화질의 MPEG-2 MP@HL을 제공하기가 힘들다. 즉, 높은 화질과 감축율의 관계는 반비례 할뿐만 아니라 매우 복잡한 알고리즘이 필요하다.
따라서, 집적 회로(Integrated Circuit ; IC)로 구현시 복잡한 알고리즘을 구현하기가 매우 힘들뿐만 아니라 게이트 수가 증가하는 단점을 갖게 된다.
따라서, 이러한 문제점을 해결하기 위한 동영상 수신 장치가 본 출원인에 의해 출원된 바 있다(출원번호 : 99-34694호, 출원일 : 99/8/20). 기 출원된 동영상 수신 장치는, MPEG-2 표준안의 매크로 블록 단위의 움직임 보상의 용이성 및 고화질을 유지하기 위해 비디오 디코딩된 데이터를 다시 ADPCM 방식으로 데이터를 압축하여 외부 메모리에 저장하는 데이터 처리 구조로서, 데이터 압축시 각 매크로 블록을 4×8 크기의 서브 블록(sub block)으로 나누어 선택한다. 그리고, 각 서브 블록의 첫 번째 열은 압축하지 않은 원래 픽셀값으로 저장하고 나머지 열들에 대해서각각 ADPCM하는데 이때, 적응적 표준 편차를 양자화에 적용하여 압축하고 그 결과를 저장한다.
본 발명은 본 출원인에 의해 기 출원된 동영상 수신 장치의 일부를 개선한 것이다.
따라서, 본 발명의 목적은 좋은 화질과 간단하면서 빠른 처리 속도를 갖도록 MPEG-2 비디오 디코더의 외부 메모리를 감축하는 동영상 수신 장치를 제공함에 있다.
본 발명의 다른 목적은 표준 편차 계산 및 적응 양자화시 이전에 디코딩된 픽셀들간에 수직과 수평 방향의 차이 값을 측정하여 차이가 적은 방향의 픽셀을 현재 픽셀의 예측치로 이용함으로써, 고화질을 유지하는 동영상 수신 장치를 제공함에 있다.
도 1은 일반적인 MPEG 디코딩 시스템의 구성 블록도
도 2는 본 발명에 따른 MPEG 디코딩 시스템의 구성 블록도
도 3은 도 2의 메모리 감축부의 상세 블록도
도 4는 본 발명에 따른 매크로 블록 내 서브 블록의 구조를 보인 도면
도 5는 도 3의 ADPCM 압축부의 상세 블록도
도 6은 도 5의 적응적 양자화부와 적응적 역양자화부의 상세 블록도
도 7은 도 5의 적응 예측부의 상세 블록도
도 8은 val_cal_type의 유형을 순차 주사 픽처와 비월 주사 픽처를 구분한 도면
도 9는 도 3의 편차 추정부의 상세 블록도
도 10은 val_cal_type이 0일 때의 도 9의 예측 오차 출력부의 상세 블록도
도 11은 val_cal_type이 1일 때의 도 9의 예측 오차 출력부의 상세 블록도
도 12는 도 9의 표준 편차 계산부의 상세 블록도
도 13은 도 2의 ADPCM 신장부의 상세 블록도
도 14는 도 13의 ADPCM 디코더의 상세 블록도
도면의 주요부분에 대한 부호의 설명
100 : 호스트 처리부 101 : TP 디코더
102 : 비디오 디코더 103 : 비디오 디스플레이 처리부
104 : 메모리 제어부 105 : 외부 메모리
200 : 메모리 감축부 201 : 가산기
202 : 편차 계산부 203 : STR 버퍼
204 : ADPCM 압축부 205 : PCM 버퍼
206 : 라이트 FIFO
상기와 같은 목적을 달성하기 위한 본 발명에 따른 동영상 수신 장치는, 압축부를 포함하며, 상기 압축부는 현재 예측할 픽셀을 기준으로 이전에 비디오 디코딩된 픽셀들간에 수직과 수평 방향의 상관도를 측정하여 상관성이 높은 방향에 위치한 픽셀을 선택한 후 상기 선택된 픽셀과 현재 예측할 픽셀과의 차를 구하고, 상기 차 값으로부터 표준 편차를 계산하는 편차 추정부와, 비디오 디코딩된 데이터를 매크로 블록 단위로 일시 저장한 후 서브 블록 단위로 출력하는 버퍼와, 상기 버퍼에서 출력되는 각 서브 블록의 첫 번째 열은 압축하지 않은 원래 픽셀값으로 출력하고, 나머지 열들에 대해서는 예측된 값과 현재 픽셀값과의 차이를 적응적으로 구하여 코딩하며, 코딩시 상기 표준 편차를 적용하여 양자화 간격을 조절하는 ADPCM 압축부를 포함하여 구성되는 것을 특징으로 한다.
상기 편차 추정부는 한 클럭 안에 다수개의 픽셀을 동시에 입력받고 현재 예측할 픽셀을 기준으로 이전에 비디오 디코딩된 픽셀들간에 수직과 수평 방향의 차이 값을 측정하여 차이가 적은 방향의 픽셀을 선택한 후 상기 선택된 픽셀과 현재 예측할 픽셀과의 차를 구하여 예측 오차로 출력하는 제 1 예측 오차 출력부와, 한 클럭 안에 다수개의 픽셀을 동시에 입력받고 현재 예측할 픽셀을 기준으로 이전에 비디오 디코딩된 픽셀들간에 수직과 수평 방향의 차이 값을 측정하여 차이가 적은 방향의 픽셀을 선택한 후 상기 선택된 픽셀과 현재 예측할 픽셀과의 차를 구하여 예측 오차로 출력하는데 이때 입력되는 신호가 비월주사 시퀀스이면서 프레임 픽쳐이면 프레임 블록을 필드 블록으로 변환하면서 상기 과정을 수행하는 제 2 예측 오차 출력부와, 입력되는 신호가 비월주사 시퀀스이면서 프레임 픽쳐인지 아닌지를 지시하는 신호를 선택 신호로 사용하며, 상기 선택 신호에 따라 상기 제 1 또는 제 2 예측 오차 출력부의 출력을 선택하여 최종 예측 오차로 출력하는 선택부와, 상기 선택부를 통해 출력되는 예측 오차의 표준 편차를 서브 블록 단위로 구하는 표준 편차 계산부로 구성되는 것을 특징으로 한다.
본 발명은 MPEG-2 표준안의 매크로 블록 단위의 움직임 보상의 용이성 및 고화질을 유지하기 위해 비디오 디코딩된 데이터를 다시 ADPCM 방식으로 데이터를 압축하여 외부 메모리에 저장하는 데이터 처리 구조로서, 데이터 압축시 각 매크로 블록을 4×8 크기의 서브 블록(sub block)으로 나누어 선택한다. 그리고, 각 서브블록의 첫 번째 열은 압축하지 않은 원래 픽셀값으로 저장하고 나머지 열들에 대해서 각각 ADPCM하는데 이때, 적응적 표준 편차를 양자화에 적용하여 압축하고 그 결과를 저장한다. 또한, 압축율을 높이면서 고화질을 유지하기 위해 표준 편차 계산 및 적응 양자화시 이전에 디코딩된 픽셀들간에 수직과 수평 방향의 차이 값을 측정하여 차이가 적은 방향의 픽셀을 현재 픽셀의 예측치로 이용한다.
본 발명의 다른 목적, 특징 및 잇점들은 첨부한 도면을 참조한 실시예들의 상세한 설명을 통해 명백해질 것이다.
이하, 본 발명의 바람직한 실시예를 첨부도면을 참조하여 상세히 설명한다.
도 2는 본 발명에 따른 MPEG 디코딩 시스템의 구성 블록도로서, 메모리 감축부(200)가 상기된 도 1에 더 구비된다. 여기서, 상기 외부 메모리(105)는 DRAM을 사용할 수도 있고, 또는 고속의 인터페이스가 가능한 동기식 디램(SDRAM)을 사용할 수도 있다.
도 3은 상기 메모리 감축부(200)의 상세 블록도로서, 비디오 디코더(102)에서 IDCT된 데이터와 움직임 보상(Motion compensation ; MC)된 데이터를 입력받아 더하는 가산기(201), 상기 가산기(201)의 출력으로부터 표준 편차(σ)를 계산하는 편차 추정부(202), 상기 가산기(201)의 출력을 매크로 블록 단위로 저장하는 STR (storage) 버퍼(203), 상기 STR 버퍼(203)에 저장된 매크로 블록 내 데이터에 상기 표준 편차를 적용하여 ADPCM 방식으로 압축하는 ADPCM 엔코더(204), 상기 ADPCM 방식으로 압축된 데이터를 저장하는 PCM 버퍼(205), 및 상기 압축되어 PCM 버퍼(205)에 저장된 데이터를 읽어와 외부 메모리(105)에 저장하는 라이트(Write)FIFO(First In First Output)(206)으로 구성된다.
이와 같이 구성된 본 발명에서 트랜스포트 디코더(101)는 입력된 비트스트림으로부터 패킷화된 오디오 비트스트림과 비디오 비트스트림을 분리한 후 분리된 비디오 비트스트림을 MPEG-2 비디오 디코더(102)로 출력한다. 상기 MPEG-2 비디오 디코더(102)는 I,P,B 픽쳐를 구성하기 위하여 VLD, IQ/IDCT, 및 움직임 벡터를 이용한 움직임 보상을 수행한다.
그리고, 상기 IDCT된 데이터와 움직임 보상된 데이터는 메모리 감축부(200)의 가산기(201)에서 더해져 완전한 영상으로 복원된다.
이때, 상기 가산기(201)에서 복원된 영상의 매크로 블록은 외부 메모리(105)에 저장되기 전에 감축을 위해 편차 추정부(202)로 입력됨과 동시에 메모리 즉, STR 버퍼(203)에 저장된다. 여기서, 매크로 블록의 데이터 버스는 32비트(4픽셀 × 8비트/픽셀) 단위로 전송하게 된다.
따라서, 상기 편차 추정부(202)는 도 4와 같이 매크로 블록을 4x8 블록들로 나눈 블록에 대해 각각의 블록 단위로 적응적 표준 편차(σ)를 구한 후 ADPCM 압축부(204)로 출력한다. 여기서, 상기 표준 편차(σ)는 각 블록마다 양자화 간격을 조절하게 된다.
그리고, 상기 STR 버퍼(203)는 매크로 블록의 픽셀값을 임시적으로 저장한 후 각각의 매크로 블록을 4 ×8 서브 블록들로 나누고, ADPCM 압축부(204)에 4개의 픽셀들씩 데이터를 출력한다. 즉, 도 4와 같이 휘도 신호(Y)와 색신호(Cb,Cr)에 대한 각 매크로 블록을 32비트(4픽셀 × 8비트/픽셀) 단위로 나누면, 휘도 신호(Y)의경우는 8개의 서브 블록으로 나누어지고, 색 신호(Cb,Cr)의 경우는 각각 2개의 서브 블록으로 나누어진다.
여기서, 상기 STR 버퍼(203)는 매크로 블록을 저장하기 위한 듀얼 버퍼로 한 개의 버퍼는 일 예로, 96×32 비트를 저장한다.
상기 ADPCM 압축부(204)는 상기 STR 버퍼(203)에서 출력되는 정보들과 표준 편차(σ)의 정보를 이용하여 ADPCM 방식의 압축을 수행한 후 수행 결과들, 즉 양자화 코드(code(m,n))와 표준 편차(σ)를 PCM 버퍼(205)에 저장한다.
도 5는 상기 ADPCM 압축부(204)의 상세 블록도로서, 상기 STR 버퍼(203)의 출력 데이터 x(m,n)와 적응 예측된 데이터의 차를 출력하는 감산기(301), 상기 감산기(301)의 출력 데이터 d(m,n)와 표준 편차(σ)를 이용하여 적응적으로 양자화를 수행하는 적응 양자화부(302), 상기 양자화된 데이터를 역양자화하는 적응 역양자화부(303), 상기 적응 역양자화부(303)의 출력 데이터와 적응 예측된 데이터를를 더하는 가산기(304), 및 상기 가산기(304)의 출력 데이터로부터 적응 예측을 수행하고 수행 결과인 적응 예측 데이터를 상기 감산기(301)와 가산기(304)로 출력하는 적응 예측부(305)로 구성된다.
도 6은 상기 도 5의 적응 양자화부(302), 적응 역양자화부(303), 및 가산기(304)의 상세 블록도로서, 적응 양자화부(302)는 절대값 연산부(402), 곱셈기(403), 비교기(404), 양자화 레벨부(405), 및 코드 테이블부(407)로 구성되고, 적응 역양자화부(303)는 복원 레벨부(406)와 멀티플렉서(408)로 구성된다. 여기서,감산기(401)는 도 5의 감산기(301)와 동일한 블록이고, 가산기(409)와 클립퍼(410)는 도 5의 가산기(304)의 상세 블록도이다.
도 6에서 코드 테이블부(407)에는 10비트의 L개 코드 테이블(ROM)(407-2)이 구비되는데, 상기 각 코드 테이블(407-2)에는 정규화된 양자화 값이 저장되어있다. 즉, Q(I), I=1,...,L을 정규화된 양자화 값이라 가정한다. 이때, code_table_sel 신호에 의해 선택된 코드 테이블에 매핑된 L개의 정규화된 양자화 값들이 곱셈기(407-3)로 출력된다.
여기서, L=2(K-1)은 양자화 레벨을 나타내며, K는 양자화 코드의 수를 나타낸다. 이때, L이 2의 K-1승이 되는 것은 최상위 비트가 부호 비트이므로 제외되기 때문이다. 예를 들면, 휘도의 경우는 K=5, L=16이고, 색의 경우는 K=4, L=8이다. 그러면, 블록 내 양자화 계수는 곱셈기(407-3)에서 다음의 수학식 1과 같이 조절된다.
따라서, 비교기(404)는 리미터(407-4)와 양자화 레벨부(405)를 거쳐 입력되는를 사용하여 예측 오차를 양자화하는데, 이때 일반적으로 예측 오차의 분포는 가우시안 또는 라플라시안(laplacian) 분포를 따른다고 가정한다. 그리고, 예측 오차의 분포는 휘도 신호와 색신호에서 서로 다른 분포를 가지며, 색 신호의 블록 내 분산이 일반적으로 휘도 신호의 분산보다 훨씬 적게 된다. 그러므로, 휘도 신호에 대해 많은 양자화 레벨을 할당하여 좋은 화질을 얻을 수 있게 한다. 예를 들어, 휘도 신호인 경우 양자화 레벨은 16 단계로 결정되는데, 상기 표준 편차(σ)의 크기에 따라 레벨 사이의 간격이 달라진다. 만일, 표준 편차(σ)의 값이 크면 양자화 레벨 사이의 간격이 넓고, 작으면 레벨 사이의 간격이 좁아진다. 즉, 표준 편차(σ)의 값이 크다는 것은 블록내 영상의 변화가 크다는 것을 의미하므로 양자화 간격을 넓게 해도 눈은 큰 차이를 못 느낀다.
이때, 도 6은 상기에서 설명한 기 출원 특허에 상세하게 기재되어 있으므로 상세 설명을 생략한다.
도 7은 도 5의 적응 예측부(305)의 상세 블록도로서, 가산기(304)의 출력을 1 클럭 지연시키는 제 1 지연기(501), 상기 제 1 지연기(501)의 출력을 7클럭 지연시키는 제 2 지연기(502), 상기 제 2 지연기(502)의 출력을 1클럭 지연시키는 제 3 지연기(503), 상기 제 1, 제 2 지연기(501,502)의 출력 중 하나를 선택 출력하는 제 1 멀티플렉서(505), 상기 제 1 지연기(501)의 출력과 제 3 지연기(503)의 출력과의 차를 출력하는 제 1 감산기(506), 상기 제 1 감산기(506)의 출력에 절대치를 취하는 제 1 절대값 연산부(507), 상기 제 2 지연기(502)의 출력과 제 3 지연기(503)의 출력과의 차를 출력하는 제 2 감산기(508), 상기 제 2 감산기(508)의 출력에 절대치를 취하는 제 2 절대값 연산부(509), 상기 제 1, 제 2 절대값 연산부(507,509)의 출력을 비교하는 비교기(510), 상기 비교기(510)의 출력과 첫 번째 라인 지시기(first line indicator) 값을 반전시킨 인버터(512)의 출력을 논리 조합하여 상기 제 1 멀티플렉서(505)에 선택 신호로 출력하는 앤드 게이트(511),및 첫 번째 행 픽셀 값(first column pel)을 선택 신호로 하여 상기 제 1 멀티플렉서(505)의 출력 또는, 압축하지 않은 원래의 픽셀값 x(m,0)을 최종 출력으로 선택하는 제 2 멀티플렉서(504)로 구성된다.
이와 같이 구성된 ADPCM 압축부(204)는 현재 픽셀과 이전 픽셀와의 상관 관계를 이용하여 중복성을 없애는데, 각 서브 블록의 각 열(row)의 첫 번째 행(column)은 압축하지 않은 원래의 픽셀값으로 전송하고(code(m,0)), 각 열의 나머지 행들에 대해서는 적응 예측된 값과 현재 픽셀값과의 차이를 코딩하여 전송한다(code(m,n)). 즉, 적응 예측된 값과 현재 픽셀값과의 차이 값이 현재 픽셀의 비트-정밀도(bit-precision)보다 줄어들게 함으로써 압축을 높인다.
이때, 상기 ADPCM 압축부(204)의 스캐닝 순서는 도 4에서 보듯이 서브 블록의 각 열(row)에서 수평 방향으로 진행된다.
예를 들어, 영상을 M×N의 서브 블록으로 나누었다고 가정하고, x(m,n)는 블록 내의 m번째 열(row)과 n번째 행(column)의 픽셀값으로 정의하자. 그리고, 적응 예측부(305)에서 예측된 값을이라고 정의하면 예측된 값은 하기의 수학식 2와 같이 표현할 수 있다.
= x(m,O) if ∀m,n = 0
= x(m,n-1) else if m=0, n=1,...,N-1
= x(m-1, n) else if |A-C| < |B-C|
= x(m,n-1) o.w
d(m,n) = x(m,n) -을 예측 오차로 정의하자.
여기서, A는 현재 예측하고자 하는 픽셀의 왼쪽편 픽셀 즉, 바로 1픽셀 이전 픽셀 x(m,n-1)를 나타내고, B는 현재 예측하고자 하는 픽셀의 수직으로 위쪽의 픽셀 즉, 1라인 이전 픽셀 x(m-1, n)를, C는 현재 예측하고자 하는 픽셀의 왼쪽 대각선 방향에 위치한 픽셀을 각각 나타낸다. 결국, 이전에 디코딩된 픽셀들간에 수직과 수평 방향의 차이 값을 측정하여 차이가 적은 방향의 픽셀을 현재 픽셀의 예측치로 삼는다. 이에 대한 상세도는 상기된 도 6에 나타낸 바와 같이 간단한 회로로 구현이 가능하다.
즉, 가산기(304)의 출력을 1클럭 지연시키는 제 1 지연기(501)의 출력이 A, 상기 제 1 지연기(502)의 출력을 7클럭 지연시키는 제 2 지연기(502)의 출력이 B, 상기 제 2 지연기(502)의 출력을 1클럭 지연시키는 제 3 지연기(503)의 출력이 C가 된다.
이때, 제 1 감산기(506)는 제 1, 제 3 지연기(501,503)에서 출력되는 두 신호의 차(A-C)를 구하여 제 1 절대값 연산부(507)로 출력하고, 상기 제 1 절대값 연산부(507)는 상기 차값(A-C)에 절대값(|A-C|)을 취하여 비교기(510)로 출력한다. 또한, 제 2 감산기(508)는 제 2, 제 3 지연기(502,503)에서 출력되는 두 신호의 차(B-C)를 구하여 제 2 절대값 연산부(509)로 출력하고, 상기 제 2 절대값 연산부(509)는 상기 차값(B-C)에 절대값(|B-C|)을 취하여 비교기(510)로 출력한다. 상기 비교기(510)는 상기 제 1, 제 2 절대값 연산부(507,507)의 출력 크기를 비교하여 논리 신호 즉, 0 또는, 1을 앤드 게이트(511)로 출력한다.
본 발명에서는 제 1 절대값 연산부(507)의 출력(|A-C|)이 제 2 절대값 연산부(509)의 출력(|B-C|)보다 작으면 수직 방향으로 차이가 더 적은 경우이므로, 제 2 지연기(502)의 출력 x(m-1, n)을 제 1 멀티플렉서(505)에서 선택하도록 1을 출력하고, 그 반대이면 수평 방향으로 차이가 더 적은 경우이므로, 상기 제 1 멀티플렉서(505)에서 제 1 지연기(501)의 출력 x(m, n-1)을 선택하도록 0을 출력한다고 가정한다.
그리고, 앤드 게이트(511)는 상기 비교기(510)의 출력과 인버터(512)의 출력을 논리 조합하여 상기 제 1 멀티플렉서(505)에 선택 신호를 제공하는데, 상기 인버터(512)는 첫 번째 라인 지시기 값을 반전시킨다. 여기서도, 실시예로 현재 입력되는 데이터가 첫 번째 라인이면 첫 번째 라인 지시기 값은 1을 출력하고, 인버터(512)는 이를 반전시켜 앤드 게이트(511)로 출력한다고 가정한다.
그러면, 앤드 게이트(511)의 특성으로 인해 상기 앤드 게이트(511)는 비교기(510)와 인버터(512)의 출력이 모두 0이거나 둘 중의 어느 하나만 0이어도 0을 제 1 멀티플렉서(505)로 출력하고, 비교기(510)와 인버터(512)의 출력이 모두 1일때만 1을 상기 제 1 멀티플렉서(505)로 출력한다. 즉, 제 1 절대값 연산부(507)의 출력(|A-C|)이 제 2 절대값 연산부(509)의 출력(|B-C|)보다 작지 않거나 또는, 현재 첫 번째 라인인 경우에는 상기 앤드 게이트(511)에서 0이 출력된다.
따라서, 상기 제 1 멀티플렉서(505)는 상기 앤드 게이트(511)에서 0을 출력하면 제 1 지연기(501)의 출력 x(m, n-1)을, 상기 앤드 게이트(511)에서 1을 출력하면 제 2 지연기(502)의 출력 x(m-1,n)을 제 2 멀티플렉서(504)로 출력한다. 상기 제 2 멀티플렉서(504)는 첫 번째 행 픽셀 신호(first column pel)를 선택 신호로 이용하는데, 상기 첫 번째 행 픽셀 신호(first column pel)가 현재 첫 번째 행의 픽셀임을 나타내면 압축되지 않은 원래의 픽셀값 x(m,0)을 선택하여 감산기(301)와 가산기(304)로 출력하고, 첫 번째 행의 픽셀이 아님을 나타내면 제 1 멀티플렉서(505)의 출력을 선택하여 감산기(301)와 가산기(304)로 출력한다.
이때, 상기 적응 양자화부(302)는 ADPCM시 서브블록내 매 열마다 맨 처음의 픽셀들은 8비트/픽셀로 보내고, 나머지 픽셀들에 대하여 2차원 적응 예측부(305)의 출력값과 현재 픽셀값 x(m,n)과의 차이값 즉, 예측 오차 d(m,n)를 양자화하여 고정 길이 코드(fixed length code ; FLC)로 압축하게 된다. 이때, FLC를 사용하므로 메모리 맵을 어드레싱하는 것이 편리해지게 된다.
여기서, ADPCM 압축부(204)의 경우 성능 개선을 위해 블록 내 예측 오차를 최대한 줄일수록 좋다. 그러므로, 적응 양자화부(302)의 양자화 계수 및 레벨이 블록내 예측 오차를 충분히 표현할 수 있도록 효율적으로 조절되어야 한다.
이를 위해 적응 양자화부(302)는 도 6에 도시된 바와 같이 입력 신호의 특성(평균, 표준 편차)등을 이용하여 양자화 간격을 조절함으로써, 예측 오차들을 줄이고 있다.
한편, 송신측의 MPEG 인코더는 통상 순차주사 시퀸스(progressive sequence)나 비월주사 시퀸스(interlaced sequence)들을 인코딩한다. 여기서, 순차 주사에의해서 얻은 영상의 열을 순차주사 시퀀스, 비월 주사에 의해서 얻은 영상의 열을 비월주사 시퀀스라 한다.
이때, 비월주사된 픽처의 경우 필드(field) 픽처나 프레임(frame) 픽처로 인코딩된다. 즉, 필드로 따로 분리하여 필드 단위로 인코딩하면 필드 픽처, 프레임 단위로 인코딩하면 프레임 픽처라 한다.
상기 필드 픽처의 경우 한 픽처는 주사선의 홀수선(odd line)으로 구성되고, 다른 픽처는 주사선의 짝수선(even line)으로 구성되며, 모든 인코더와 디코더의 동작이 필드 단위로 이루어진다. 따라서, 8x8 단위의 DCT(discrete cosine transform)한 블록들은 홀수필드(odd fidld)나 짝수필드(even field)로만 구성된다. 이를 필드 DCT 코드된 블록(field DCT coded block)이라 부른다.
이와 달리 비월주사된 프레임 픽처의 경우는 각 픽처가 주사선의 홀수선과 짝수선이 합쳐져서 구성되어진다. 그러므로, 프레임 픽처의 매크로 블록들은 홀수필드와 짝수필드를 모두 가지게 된다.
이때, 프레임 픽처의 매크로 블록들은 두가지 다른 방법으로 코딩될 수 있다. 예컨대, 하나는 매크로 블록(즉, 16x16)내의 4개의 8x8 DCT 변환된 블록들이 각각 홀수와 짝수선을 갖는 frame DCT coded block이며, 다른 하나는 매크로 블록내의 2개의 블록은 매크로 블록의 홀수선만으로 구성되고, 나머지 2개의 블록은 짝수선만으로 구성되는 field DCT coded block이다. 즉, frame DCT coded block은 매크로 블록을 4개의 블록으로 나눈 다음 각 8x8 블록에 대하여 DCT를 하는 것이고, field DCT coded block은 각 필드별로 서로 나눈 후 다시 각각 2개로 분리하여 DCT하는 것이다.
또한, 필드 픽처의 매크로 블록들은 모두 field DCT로 코딩되어 있으므로 움직임 보상시 기준 필드로부터 움직임 보상 예측된다. 그러나, 프레임 픽처의 매크로 블록들은 frame DCT/field DCT로 코딩되므로, 프레임 단위로 움직임 보상 예측되거나 또는, 필드 단위로 움직임 보상 예측이 가능하다. 한편, 순차주사 시퀀스의 경우는 모든 픽처들이 frame DCT로 코딩되며 프레임 예측을 행한다.
따라서, 상기 편차 추정부(202)는 매크로 블록의 DCT 타입에 맞추어 비월 주사 및 순차 주사 형식의 표준 편차를 조절하는 장치를 가진다. 즉, 도 8에서 보는 바와 같이 비월주사 방식의 DCT 타입에 따라서 각각의 입력 신호들을 효과적으로 배분한다.
도 8을 보면, val_cal_type이 '1'인 경우는 비월 주사 시퀀스이면서 픽처 구조가 프레임 픽처(예, picture_structure = 11)인 경우이다. 이때, DCT 타입이 필드 DCT인 경우 색 신호(C)는 무조건 val_cal_type이 '1'이고, 휘도 신호(Y)는 '0'이며, DCT 타입이 프레임 DCT인 경우는 휘도, 색 신호에 관계없이 val_cal_type이 '1' 즉, 톱 필드와 바텀 필드가 한라인씩 교대로 혼재되어 있다. 그 외 나머지 경우는 모두 val_cal_type이 '0' 즉, 톱 필드와 바텀 필드가 각각 구분되어 있다.
즉, 상기 편차 추정부(202)는 비월 주사 방식의 경우 필드 단위로 표준 편차를 구한다. 예컨대, 이븐 필드내 픽셀들끼리 서브 블록을 만들고, 오드 필드내 픽셀들끼리 서브 블록을 만든다. 특히, DCT 타입이 프레임 DCT인 경우는 8x8 프레임 블록을 필드 블록으로 바꾼 후 표준 편차를 구한다.
따라서, 인접 라인의 픽셀값들 사이에 상관도를 높이므로 압축하고자 하는 블록내의 특성을 정확히 얻을 수 있고, 이로 인해 압축율을 높일 수 있다. 이때, 상기 외부 메모리(105)는 항상 필드 단위의 구조를 갖도록 설계한다.
도 9는 본 발명에 따른 편차 추정부(202)의 상세 블록도로서, var_cal_type에 따라 프레임 블록을 필드 블록 단위로 읽어오고, 현재 픽셀과 이전 픽셀와의 상관 관계를 이용하여 중복성을 제거한 예측 오차를 구하는 예측 오차 출력부(601)와, 상기 예측 오차 출력부(601)에서 출력되는 예측 오차들을 이용하여 표준 편차를 계산하는 표준 편차 계산부(602)로 구성된다.
그리고, 도 10은 var_cal_type이 '0'인 경우의 예측 오차 출력부(601)의 상세 블록도이고, 도 11은 var_cal_type이 '1'인 경우의 예측 오차 출력부(601)의 상세 블록도이다. 또한, 도 12는 상기 편차 추정부(202)의 표준 편차 계산부(602)의 상세 블록도로서, 기 출원된 내용과 동일하므로 도 12는 상세 설명을 생략한다.
이때, 상기 예측 오차 출력부(601)에는 상기된 도 10과 도 11의 예측 오차 출력부가 각각 구비된다. 여기서, 도 10의 예측 오차 출력부를 제 1 예측 오차 출력부라 하고, 도 11의 예측 오차 출력부를 제 2 예측 오차 출력부라고 하면, 제 1, 제 2 예측 오차 출력부의 전단 또는 후단에는 선택부가 구비되어야 한다.
예를 들어, 제 1, 제 2 예측 오차 출력부의 전단에 선택부가 구비된다면, 상기 선택부는 val_cal_type 신호에 따라 가산기(201)의 출력을 제 1 또는 제 2 예측 오차 출력부로 선택 출력하게 된다. 또한, 제 1, 제 2 예측 오차 출력부의 후단에 선택부가 구비된다면, 상기 선택부는 val_cal_type 신호에 따라 제 1 또는 제 2 예측 오차 출력부의 출력 중 하나를 선택하여 표준 편차 계산부(602)로 출력하게 된다.
여기서, 상기 선택부는 스위칭 소자를 이용할 수도 있고, 멀티플렉서나 디멀티플렉서를 이용할 수도 있다.
이때, 상기 예측 오차 출력부(601)로 입력되는 신호의 비트는 32비트로 4개의 픽셀들이 한 클럭 안에 입력된다. 즉, 상기 예측 오차 출력부(601)는 4개의 픽셀 단위로 예측 오차를 구한다. 일 예로, 도 10, 도 11과 같이 설계된 예측 오차 출력부(601)는 2 사이클 후에 2차원으로 예측된 오차들이 출력된다.
먼저, 도 10을 보면 1 클럭 안에 동시에 입력되는 4개의 픽셀을 2 클럭 지연시키는 제 1 지연기(701), 현재 입력되는 픽셀(x)을 기준으로 한 라인 지연된 픽셀(B)과 한 라인과 한 픽셀 지연된 픽셀(C)과의 차(B-C)를 출력하는 제 1 감산기(702), 현재 입력되는 픽셀(x)을 기준으로 한 픽셀 지연된 픽셀(A)과 한 라인과 한 픽셀 지연된 픽셀(C)과의 차(A-C)를 구하여 절대값(|A-C|)을 취한 후 출력하는 제 2 감산기(703), 상기 제 1 감산기(702)의 출력에 절대값을 취하는 절대값 연산부(704), 상기 절대값 연산부(704)의 출력이 현재 픽셀(x)을 기준으로 한 라인과 한 픽셀 지연되도록 상기 절대값 연산부(704)의 출력을 2클럭 지연시키는 제 2 지연기(705), 상기 제 2 감산기(703)와 제 2 지연기(705)의 출력 크기를 비교하는 비교기(706), 상기 비교기(706)의 출력을 선택 신호로 하여 현재 픽셀을 기준으로 한 픽셀 지연된 픽셀(A) 또는, 한 라인 지연된 픽셀(B)을 선택 출력하는 제 1 멀티플렉서(707), 현재 픽셀(x)과 상기 제 1 멀티플렉서(707)의 출력 픽셀과의 차를 출력하는 제 3 감산기(708), 및 첫 번째 픽셀 지시기(first line indicator) 값을 선택 신호로 하여 상기 제 1 감산기(702)의 출력 또는 제 3 감산기(708)의 출력을 최종 예측 오차로 선택하여 표준 편차 계산부(602)로 출력하는 제 2 멀티플렉서(709)로 구성된다.
이와 같이 구성된 도 10의 예측 오차 출력부(601)에 연결되는 데이터 버스가 일 실시예로 32비트라고 가정하면, 4개의 픽셀들이 한 클럭 안에 예측 오차 출력부(601)의 제 1 지연기(701)와 제 1 감산기(702)로 입력된다. 따라서, 상기 예측 오차 출력부(601)는 4개의 픽셀 단위로 예측 오차를 구하게 된다.
여기서, 현재 예측하고자 하는 픽셀이 x라고 가정하면, A는 현재 예측하고자 하는 픽셀의 왼쪽편 픽셀 즉, 바로 1 픽셀 지연된 이전 픽셀을 나타내고, B는 현재 예측하고자 하는 픽셀의 수직으로 위쪽의 픽셀 즉, 1 라인 지연된 이전 픽셀을, C는 현재 예측하고자 하는 픽셀의 왼쪽 대각선 방향에 위치한 픽셀 즉, 한 라인과 한 픽셀 지연된 이전 픽셀을 각각 나타낸다. 결국, 상기 편차 추정부(202)의 예측 오차 출력부(601)도 이전에 디코딩된 픽셀들간에 수직과 수평 방향의 차이 값을 측정하여 차이가 적은 방향의 픽셀을 현재 픽셀의 예측치로 삼는다.
이를 위해 제 1 감산기(702)는 현재 입력되는 픽셀과 한 픽셀 이전 픽셀과의 차를 구하여 제 2 멀티플렉서(709)로 출력함과 동시에 절대값 연산부(704)로 출력하여 절대값을 취한다. 만일, 현재 입력되는 픽셀이 B이고 한 픽셀 이전 픽셀이 C라면 제 1 감산기(702)에서는 B-C 값이 출력된다. 그리고, 상기 절대값 연산부(704)의 출력은 다시 제 2 지연기(705)에서 2 클럭 지연된 후 비교기(706)로출력된다.
또한, 제 1 지연기(701)는 현재 입력되는 4개의 픽셀들을 동시에 2 클럭 지연시킨 후 제 2 감산기(703)로 출력한다. 만일, 도 10에서 현재 입력되는 픽셀이 A라면 2 클럭 지연된 픽셀은 C가 된다. 그러므로, 제 2 감산기(703)는 현재 입력되는 픽셀과 2클럭 지연된 픽셀과의 차(A-C)를 구한 후 절대값을 취하여 비교기(706)로 출력한다.
이때, 제 1, 제 2 지연기(701,705)에서 입력되는 값을 2클럭 지연시키는 이유는 현재 예측할 픽셀이 x라고 가정하였을 때 2 클럭이 지연되어야 비교기(706)에서 |A-C|와 |B-C|의 크기를 비교할 수 있기 때문이다.
상기 비교기(706)는 상기 제 2 감산기(703)의 출력과 절대값 연산부(705)의 출력 크기를 비교하여 논리 신호 즉, 0 또는, 1을 제 1 멀티플렉서(707)의 선택 신호로 제공한다. 본 발명에서는 제 2 감산부(703)의 출력(|A-C|)이 절대값 연산부(704)의 출력(|B-C|)보다 작으면 수직 방향으로 차이가 더 적은 경우로서 1을 출력하고, 그 반대이면 수평 방향으로 차이가 더 적은 경우로서 0을 출력한다고 가정한다.
그리고, 현재 예측할 픽셀이 x라면 상기 제 1 멀티플렉서(707)로는 한 픽셀 이전 픽셀(A)과 제 1 지연기(701)에서의 2 클럭 지연에 의해 한 라인 지연된 픽셀(B)이 입력되며, 이때 상기 제 1 멀티플렉서(707)는 비교기(706)의 출력이 1이면 B를, 0이면 A를 선택하여 제 3 감산기(708)로 출력한다.
상기 제 3 감산기(708)는 현재 예측할 픽셀(x)과 상기 제 1 멀티플렉서(707)의 출력과의 차(x-A 또는, x-B)를 구하여 제 2 멀티플렉서(709)로 출력한다. 여기서, 제 2 멀티플렉서(709)로 입력되는 신호는 4x9 비트인 것은 제 1, 제 3 감산기(702,708)의 감산 과정에서 부호 비트가 붙기 때문이다.
상기 제 2 멀티플렉서(709)는 첫 번째 라인 지시기 값을 선택 신호로 이용하는데, 현재 블록에서 첫 번째 라인이면 첫 번째 라인 지시기 값은 1을 출력한다고 가정한다.
따라서, 상기 제 2 멀티플렉서(709)는 현재 첫 번째 라인이면 제 1 감산기(702)의 출력을, 첫 번째 라인이 아니면 제 3 감산기(708)의 출력을 최종 예측 오차 값으로 결정한 후 표준 편차 계산부(602)로 출력한다. 즉, 해당 블록에서 첫 번째 라인이면 바로 이전 픽셀값이 예측 오차로 출력되고, 첫 번째 라인이 아니면 이전에 디코딩된 픽셀들간에 수직과 수평 방향의 차이 값을 측정하여 차이가 적은 방향의 픽셀과 현재 픽셀와의 차 값이 예측 오차로 출력된다. 여기서, 각 열의 첫 번째 픽셀은 압축되지 않고 그대로 출력되므로 도 10의 하드웨어에서 별도로 고려하지 않아도 된다.
이때, 이러한 과정이 4픽셀 단위로 이루어지므로, 상기 표준 편차 계산부(602)에도 4개의 픽셀들(P0,P1,P2,P3)이 한 클럭 안에 입력된다.
한편, 도 11은 val_cal_type이 1인 경우의 예측 오차 출력부(601)의 상세 블록도로서, 도 10과 차이점은 새로운 sel 신호와 제 1, 제 2 디멀티플렉서(801,809), 제 4, 제 5 지연기(803,811), 제 3, 제 4 멀티플렉서(804,812)가 추가되고, 상기 sel 신호가 상기 제 1, 제 2디멀티플렉서(801,809)와 제 3, 제 4 멀티플렉서(804,812)를 제어하는 것이 다르다. 여기서, 상기 sel 신호는 한 라인마다 0과 1로 토글된다. 즉, val_cal_type이 1인 경우는 비월 주사된 프레임 픽처의 매크로 블록들의 DCT된 블록이 각각 홀수와 짝수선을 갖는 frame DCT coded block인 경우와 field DCT coded block 중 색 신호인 경우에 해당된다. 이때는 매크로 블록(즉, 16x16)내의 4개의 8x8 DCT 변환된 블록들이 각각 홀수와 짝수선을 갖는다.
따라서, 한 블록 내에 짝수선과 홀수선이 라인 단위로 교차되어 있는 프레임 블록을 필드 블록 단위로 읽어오기 위해서는 sel 신호를 라인마다 토글시켜야 한다.
이때, 제 1 디멀티플렉서(801)는 sel 신호에 의해 입력되는 4개의 픽셀 값을 제 1 지연기(802) 또는 제 3 지연기(803)로 출력하고, 제 3 멀티플렉서(804)는 상기 sel 신호에 의해 상기 제 1, 제 3 지연기(802,803)의 출력 중 어느 하나를 선택하여 제 2 감산기(806)와 제 1 멀티플렉서(814)로 출력한다.
제 2 디멀티플렉서(809)와 제 4 멀티플렉서(812)의 상기와 동일하게 sel 신호에 의해 제어받는다. 나머지 동작은 상기된 도 10과 동일하므로 상세 설명을 생략한다.
이렇게 하면 4픽셀 단위로 예측 오차가 구해지면서 짝수선은 짝수선끼리, 홀수선은 홀수선끼리 예측 오차를 구하게 되므로 결국 프레임 블록이 필드 블록 단위로 예측 오차를 구하게 된다.
이때, 상기 표준 편차 계산부(602)에서 구한 표준 편차는 ADPCM 압축부(204)의 적응 양자화부(302)와 적응 역양자화부(303) 그리고, 라이트 FIFO(206)로 출력된다.
그리고, 상기 ADPCM 압축부(204)에서 ADPCM된 양자화 코드 code(m,n)는 PCM 버퍼(205)에 저장됨과 동시에 라이트 FIFO(206)로 출력된다. 결국 메모리에 표준 편차와 양자화 코드를 같이 저장함으로써, ADPCM 디코더에서 ADPCM 전 상태로 복원할 수 있게 된다.
상기 PCM 버퍼(205)는 일 예로, 32×64비트의 크기를 가지며, 이는 Y의 경우 11.5개의 매크로 블록의 정보를 저장할 수 있고, C의 경우는 27개의 매크로 블록의 정보를 저장할 수 있음을 의미한다.
이때, 한 개의 서브 블록 내에는 M개의 8비트/픽셀값과 Mx(N-1)개의 ADPCM된 K비트의 코드들이 나오게 된다. 따라서, 상기 PCM 버퍼(205)에 저장되는 코드의 길이는 다음과 같다.
한 서브 블록당 총 비트 = M×(8+K×(N-1)) 비트
보통 휘도 신호의 경우 16개의 양자화 레벨을 사용하고, 색 신호의 경우 상대적으로 적은 8개의 양자화 레벨을 사용하여 코딩한다. 더 많은 압축율을 얻기 위해서 code_table_sel 신호에 의해 양자화 레벨을 변화시킬 수 있다.
이때, 각 매크로 블록들에 대해서 ADPCM한 결과는 양자화 레벨의 수에 따라 다양한 비트량으로 표현된다. 결국 일정한 데이터 버스의 길이를 가진 규격화된 외부 메모리에 ADPCM한 코드들과 표준 편차를 저장하기 위해서는 데이터 버스 길이만큼 ADPCM의 출력 길이를 맞추어야 한다. 이를 위해 라이트 FIFO(206)를 사용한다.즉, 비디오 디코더(102)와는 32 비트의 데이터 버스를 통해 데이터를 주고받고, 외부 메모리(105)와는 64비트의 데이터 버스를 통해 데이터를 주고 받으므로 라이트 FIFO(206)를 통해 비트-정렬(bit-alignment)하여 데이터 레이트(rate)를 맞춘다.
상기 라이트 FIFO(206)는 상기 표준 편차 및 ADPCM된 양자화 코드 code(m,n)를 외부 메모리(105)에 라이트/리드시 일 예로, 배럴 쉬프터를 이용하여 비트-정렬(bit-alignment)을 한다. 상기 라이트 FIFO(206)와 외부 메모리(105)의 구조 및 상세한 설명은 기 출원 특허에 기재되어 있으므로 본 발명에서는 상세 설명을 생략한다.
한편, ADPCM 압축부(204)를 통해 압축되어 외부 메모리(105)에 저장된 비트 스트림들의 복원이 필요할 때가 있다. 예를 들어, 비디오 디코더(105)의 경우는 움직임 보상을 위해서, VDP(103)의 경우는 디스플레이하기 위해서 외부 메모리(105)에 ADPCM되어 저장된 비트 스트림들을 읽어 와 복원하게 된다.
이를 위한 ADPCM 신장부가 상기 메모리 감축부(200)에 구비되고, 상기 ADPCM 신장부의 예가 도 13에 도시되어 있으며, 이의 상세 설명도 기 출원에 기재되어 있으므로 생략한다.
도 14는 도 13의 ADPCM 디코더의 상세 블록도로서, 각 서브 블록의 각 열의 첫 번째 픽셀들 code(m,0)은 원래 픽셀 값을 가지므로 먼저 디코딩한 후 그 다음 픽셀의 값을 메모리의 code(m,n)들로부터 읽어 와 d(m,n)을 얻어서 복원한다. 이때, 도 14와 기 출원된 특허와 차이점은 ADPCM 압축부(204)에서 적응 예측부를 통해 예측 오차를 구하였으므로 본 발명의 ADPCM 디코더에서도 버퍼대신 적응 예측부가 이용된다는 것이다.
이와 같이 상기 ADPCM 디코더는 ADPCM 압축부(204)에 비해 매우 간단한 하드웨어 구조를 갖는다.
한편, 본 발명에서 제안된 방식을 적용한 경우 외부 메모리(105)의 압축 효율을 살펴보면 다음과 같다.
M×N : 하나의 매크로 블록에서의 블록 사이즈
n1 : Y에 대한 양자화 비트들
n2 : Cb,Cr에 대한 양자화 비트들
v1 : Y에 대한 표준 편차 비트들
v2 : Cb,Cr에 대한 표준 편차 비트들
1) 휘도의 경우
해당 매크로 블록(Y)의 압축에 이용된 전체 비트 수
Bit_Y = (M×8 + M×(N-1) × n1 + v1 ) × 256/(M×N)
여기서, M×8는 첫 번째 열의 픽셀, M×(N-1) × n1는 총 양자화 계수, 256/(M×N)는 매크로 블록내 서브 블록의 개수이다.
2) 색의 경우
해당 매크로 블록(Cb,Cr)의 압축에 이용된 전체 비트 수
Bit_C = (M×8 + M×(N-1) × n2 + v2 ) × 128/(M×N)
여기서, M×8는 첫 번째 열의 픽셀, M×(N-1) × n2는 총 양자화 계수, 128/(M×N)는 매크로 블록내 서브 블록의 개수이다.
또한, 본 발명은 2차원 ADPCM을 사용할 경우 원하는 양자화 레벨의 코드 테이블들을 ROM에 저장한 후 code_table_sel 신호에 의해 압축율을 조절할 수 있을뿐만 아니라 각각의 양자화 레벨에 대한 하나의 정규화된 코드들만을 저장하므로 적은 메모리 량을 갖는다.
특히, 상기 편차 추정부에서는 주위 픽셀들과 현재 인코딩하고자 하는 픽셀간의 수평 또는 수직 방향으로 상관성을 측정하여 상관성이 높은 방향에 위치한 픽셀로 현재 픽셀을 예측하여 표준 편차를 구하고, 또한 ADPCM 압축부에서도 상기와 동일한 방법으로 상관성이 높은 방향에 위치한 픽셀을 선택하여 현재 픽셀을 예측하고 이를 이용하여 양자화를 수행함으로써, 차이 값이 현재 픽셀의 비트 정밀도보다 줄어들게 하여 압축율을 높이면서 동시에 고 화질을 유지할 수 있다.
이상에서와 같이 본 발명에 따른 MPEG-2 비디오 디코딩 칩의 외부 메모리 감축을 위한 동영상 수신 장치는 다음과 같은 효과가 있다.
즉, ADPCM 방식으로 영상의 특성에 맞춰 적응적으로 압축함으로써, 복원된 영상의 시각적인 효과의 상승뿐만 아니라 객관적 화질 평가(PSNR ; Peak-to-peak Signal Noise to Ratio) 측면에서도 상당히 우수해지며, 또한 하드웨어도 간단해진다. 특히, 1-D ADPCM에서 생기는 수평 방향의 에지 뭉그러짐 현상을 크게 개선할 수 있다.
또한, 디지털 TV나 비디오 화상 회의 등의 응용 분야에 적용하여 MPEG-2 MP@HL의 고화질을 유지하면서 OSD나 멀티 디코딩 등의 다양한 서비스를 지원할 수있게 되며, 메모리 폭의 감소 및 메모리 용량의 감축으로 인한 가격 경쟁력을 높일 수 있다. 그리고, 비디오 디코딩 칩의 성능 개선 효과로 인해 타 회사의 디지털 TV와의 기술 경쟁력 강화 등의 큰 효과를 얻을 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

Claims (5)

  1. 비디오 디코딩된 픽셀 값의 매크로 블록을 다수개의 서브 블록으로 나눈 후 서브 블록 단위로 비디오 디코딩된 픽셀값을 압축하여 외부 메모리에 저장하는 압축부와, 상기 외부 메모리로부터 압축되어 저장된 픽셀값을 읽어 와 원래의 매크로 블록 단위의 픽셀값으로 복원하는 신장부를 구비한 동영상 수신 장치에 있어서,
    현재 예측할 픽셀을 기준으로 이전에 비디오 디코딩된 픽셀들간에 수직과 수평 방향의 상관도를 측정하여 상관성이 높은 방향에 위치한 픽셀을 선택한 후 상기 선택된 픽셀과 현재 예측할 픽셀과의 차를 구하고, 상기 차 값으로부터 표준 편차를 계산하는 편차 추정부와,
    상기 비디오 디코딩된 데이터를 매크로 블록 단위로 일시 저장한 후 서브 블록 단위로 출력하는 버퍼와,
    상기 버퍼에서 출력되는 각 서브 블록의 첫 번째 열은 압축하지 않은 원래 픽셀값으로 출력하고, 나머지 열들에 대해서는 예측된 값과 현재 픽셀값과의 차이를 적응적으로 구하여 코딩하며, 코딩시 상기 표준 편차를 적용하여 양자화 간격을 조절하는 ADPCM 압축부를 포함하여 상기 압축부가 구성되는 것을 특징으로 하는 동영상 수신 장치.
  2. 제 1 항에 있어서, 상기 편차 추정부는
    한 클럭 안에 다수개의 픽셀을 동시에 입력받고 현재 예측할 픽셀을 기준으로 이전에 비디오 디코딩된 픽셀들간에 수직과 수평 방향의 차이 값을 측정하여 차이가 적은 방향의 픽셀을 선택한 후 상기 선택된 픽셀과 현재 예측할 픽셀과의 차를 구하여 예측 오차로 출력하는 제 1 예측 오차 출력부와,
    한 클럭 안에 다수개의 픽셀을 동시에 입력받고 현재 예측할 픽셀을 기준으로 이전에 비디오 디코딩된 픽셀들간에 수직과 수평 방향의 차이 값을 측정하여 차이가 적은 방향의 픽셀을 선택한 후 상기 선택된 픽셀과 현재 예측할 픽셀과의 차를 구하여 예측 오차로 출력하는데 이때 입력되는 신호가 비월주사 시퀀스이면서 프레임 픽쳐이면 프레임 블록을 필드 블록으로 변환하면서 상기 과정을 수행하는 제 2 예측 오차 출력부와,
    입력되는 신호가 비월주사 시퀀스이면서 프레임 픽쳐인지 아닌지를 지시하는 신호를 선택 신호로 사용하며, 상기 선택 신호에 따라 상기 제 1 또는 제 2 예측 오차 출력부의 출력을 선택하여 최종 예측 오차로 출력하는 선택부와,
    상기 선택부를 통해 출력되는 예측 오차의 표준 편차를 서브 블록 단위로 구하는 표준 편차 계산부로 구성되는 것을 특징으로 하는 동영상 수신 장치.
  3. 제 2 항에 있어서, 상기 제 1 예측 오차 출력부는
    한 클럭 안에 동시에 입력되는 다수개의 픽셀을 2 클럭 지연시키는 제 1 지연기와,
    현재 입력되는 픽셀과 한 픽셀 지연된 픽셀과의 차를 구하는 제 1 감산기와,
    상기 제 1 감산기의 출력에 절대값을 취한 후 2 클럭 지연시키는 절대값 연산 및 지연부와,
    현재 예측할 화소를 기준으로 한 픽셀 지연된 화소와 상기 제 1 지연기에서 지연된 픽셀과의 차를 구하여 절대값을 취하는 감산 및 절대값 연산부와,
    상기 감산 및 절대값 연산부와 상기 절대값 연산 및 지연부의 출력 크기를 비교하는 비교기와,
    상기 비교기의 출력에 따라 현재 예측할 화소를 기준으로 한 픽셀 지연된 픽셀 또는 두 클럭 지연된 픽셀을 선택 출력하는 제 1 멀티플렉서와,
    현재 예측할 픽셀과 상기 제 1 멀티플렉서의 출력 픽셀과의 차를 출력하는 제 3 감산기와,
    첫 번째 픽셀 지시기 값을 선택 신호로 하여 상기 제 1 감산기의 출력 또는 제 3 감산기의 출력을 최종 예측 오차로 선택하여 표준 편차 계산부로 출력하는 제 2 멀티플렉서로 구성되며,
    상기 각 블록들의 동작은 한 클럭안에 동시에 입력되는 다수개의 픽셀 단위로 이루어지는 것을 특징으로 하는 동영상 수신 장치.
  4. 제 2 항에 있어서, 상기 제 2 예측 오차 출력부는
    한 클럭 안에 동시에 입력되는 다수개의 픽셀을 각각 2 클럭 지연시키는 제 1, 제 2 지연기로 구성되는 지연부와,
    현재 입력되는 픽셀과 한 픽셀 지연된 픽셀과의 차를 구하는 제 1 감산기와,
    상기 제 1 감산기의 출력에 절대값을 취한 후 상기 절대값을 각각 2 클럭 지연시키는 제 3, 제 4 지연기를 포함하는 절대값 연산 및 지연부와,
    라인마다 토글되는 선택 신호에 의해 상기 지연부의 제 1 지연기 또는 제 2 지연기의 입출력을 제어하고, 동시에 상기 절대값 연산 및 지연부의 제 3, 제 4 지연기의 입출력을 제어하는 선택부와,
    현재 예측할 픽셀을 기준으로 한 픽셀 지연된 픽셀과 상기 지연부에서 지연된 픽셀을 상기 선택부를 통해 입력받아 두 픽셀간의 차를 구한 후 절대값을 취하는 감산 및 절대값 연산부와,
    상기 감산 및 절대값 연산부와 상기 절대값 연산 및 지연부의 출력을 상기 선택부를 통해 입력받은 후 두 출력 신호의 크기를 비교하는 비교기와,
    상기 비교기의 출력을 선택 신호로 하여 현재 예측할 화소를 기준으로 한 픽셀 지연된 픽셀 또는 두 클럭 지연된 픽셀을 선택 출력하는 제 1 멀티플렉서와,
    현재 예측할 픽셀과 상기 제 1 멀티플렉서의 출력 픽셀과의 차를 출력하는 제 3 감산기와,
    첫 번째 픽셀 지시기 값을 선택 신호로 하여 상기 제 1 감산기의 출력 또는 제 3 감산기의 출력을 최종 예측 오차로 선택하여 표준 편차 계산부로 출력하는 제 2 멀티플렉서로 구성되며,
    상기 각 블록들의 동작은 한 클럭안에 동시에 입력되는 다수개의 픽셀 단위로 이루어지는 것을 특징으로 하는 동영상 수신 장치.
  5. 제 1 항에 있어서, 상기 ADPCM 압축부는
    상기 버퍼의 출력 데이터와 적응적으로 예측된 데이터의 차를 구하여 예측 오차로 출력하는 감산기와,
    상기 감산기의 예측 오차에 적응적으로 양자화를 수행하며 상기 표준 편차를 이용하여 서브 블록마다 양자화 간격을 조절하는 적응 양자화부와,
    상기 양자화된 데이터에 상기 표준 편차를 적용하여 적응적으로 역양자화를 수행하는 적응 역양자화부와,
    상기 적응 역양자화부의 출력 데이터와 적응적으로 예측된 데이터를 더하는 가산기와,
    상기 가산기를 통해 입력되는 픽셀을 기준으로 이전에 비디오 디코딩된 픽셀들간에 수직과 수평 방향의 차이 값을 측정하여 차이가 적은 방향의 픽셀을 선택하고 선택된 픽셀값을 예측 데이터로 하여 상기 감산기와 가산기에 출력하는 적응 예측부로 구성되는 것을 특징으로 하는 동영상 수신 장치.
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