KR20010080528A - 상이한 데이터 레이트의 프로세싱 신호 - Google Patents

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Abstract

무선통신 시스템이 설명된다. 본 발명의 일 실시예에서, 한 세트의 복조 리소스들은 한 세트의 레이트에서 데이터를 송신할 수 있는 한 세트의 신호를 복조한다. 더 낮은 데이터 레이트에서 송신하는 신호들의 경우, 단일 복조 리소스는 전체 신호를 복조한다. 더 높은 데이터 레이트에서 송신하는 신호들의 경우, 둘 이상의 복조 리소스들은 각각 신호의 일 부분을 복조한다. 더 높은 레이트 신호의 제 1 부분은 제 2 부분과는 실질적으로 상이한 것이 바람직하다.

Description

상이한 데이터 레이트의 프로세싱 신호{PROCESSING SIGNALS OF DIFFERENT DATA RATES}
이동 디지털 무선통신은 주로 음성 통신을 수행하는데 이용되었다. 월드 와이드 웹, e 메일 및 컴퓨터 네트워킹이 출현함에 따라, 데이터 기초의 무선통신에 대한 요구가 급격히 증가되었다.
데이터 통신은 통상적으로 음성 기반형 무선통신보다 더 높은 데이터 레이트, 더 다양한 데이터 레이트를 요구한다. 통신 레이트의 이 증가된 다양성은 통상적으로는 송신된 데이터를 프로세스하고 생성하는데 사용되는 시스템의 회로 크기나 복잡도(complexity)를 증가시킨다. 증가된 복잡성 또는 회로의 크기는 통상적으로 비용을 상승시킨다.
본 발명은 다양한 레이트에서 데이터를 프로세스하는 시스템의 복잡도 및 크기, 따라서 비용을 감소시키는 것을 목적으로 한다.
본 발명은 무선통신에 관한 것이다. 특히, 본 발명은 무선통신 시스템내에서 다양한 레이트로 송신되는 데이터에 관한 것이다.
본 발명의 특징, 목적, 및 장점들은 동일한 참조부호들이 전체적으로 대응하여 일치하는 도면과 함께 이하 설명된 상세한 설명으로부터 더욱 명백하게 될 것이다.
도 1 는 본 발명의 일 실시예에 따라 구성된 무선통신 시스템의 블럭도이다.
도 2 는 본 발명의 일 실시예에 따라 구성된 역방향 링크 송신 시스템의 블럭도를 도시한다.
도 3a 는 본 발명의 일 실시예에서 사용된 중간 레이트 데이터 송신에 대한 데이터 프레임 구조를 도시한다.
도 3b 는 다른 더 낮은 레이트 프레임들에 대하여 본 발명의 일 실시예에서 사용된 프레임 포맷을 도시한다.
도 4 는 본 발명의 일 실시예에 따라 구성된 기지국의 블럭도이다.
도 5 는 본 발명의 일 실시예에 따라 구성되는 경우 CSM(366)의 복조부의 블럭도이다.
도 6 는 본 발명의 일 실시예에 따라 구성되는 경우 채널소자(312)의 블럭도이다.
도 7 는 본 발명의 일 실시예에 따라 구성되는 경우 핑거 프로세서(370)의 블럭도이다.
도 8 는 본 발명의 일 실시예에 따라 구성되는 경우 디인터리버-디모드 (deinterleaver-demod, 322)(도 5)의 블럭도이다.
도 9 (2-13)는 본 발명의 일 실시예에 따라 구성되는 경우 반복 디커버링 및 심볼 드롭 회로(repetition decovering and symbol drop circuit, 516)의 블럭도이다.
도 10 는 본 발명의 일 실시예에 따라 구성되는 경우 심볼 드롭 블럭의 블럭도이다.
발명의 개요
무선통신 시스템이 설명된다. 본 발명의 일 실시예에서, 한 세트의 복조 리소스들이 한 세트의 레이트에서 데이터를 송신할 수 있는 한 세트의 신호들을 복조한다. 더 낮은 데이터 레이트에서 송신하는 신호들에 대하여는, 단일 복조 리소스는 전체 신호를 복조한다. 더 높은 데이터 레이트에서 송신하는 신호들에 대하여는, 둘 이상의 복조 리소스들이 각각 신호의 일 부분을 복조한다. 더 높은 레이트 신호의 제 1 부분은 제 2 부분과 실질적으로 상이한 것이 바람직하다.
무선통신 시스템이 설명된다. 셀룰러 전화 시스템의 역방향 링크의 관점에서 바람직한 실시예가 설명된다. 이런 관점내에서의 사용이 바람직한 한편, 본 발명의 상이한 실시예들이 상이한 환경들 또는 구성들에 포함될 수 있다. 일반적으로, 여기에서 설명된 다양한 시스템들은 소프트웨어 제어 프로세서, 집적회로 또는 이산 로직을 이용하여 형성될 수 있다. 생물학적 또는 화학적 계산 시스템의 사용을 포함하여 더욱 색다른 구현들이 본 발명의 사용에 또한 부합된다.
부가적으로, 본 출원에 걸쳐 참조될 수 있는 데이터, 명령, 커맨드, 정보, 신호, 심볼 및 칩들은 전압, 전류, 전자기파, 자기장 또는 입자, 광학적장(optical fields) 또는 입자, 또는 그들의 결합으로 표시되는 것이 바람직하다. 또한, 각각의 블럭도에 도시된 블럭들은 하드웨어나 방법 단계들을 표시할 수 있다.
도 1 는 본 발명의 일 실시예에 따라 구성된 무선통신 시스템의 블럭도이다. 가입자 유니트(10a 및 10b)는 디지털적으로 변조된 무선주파수 신호(radio frequency signals)를 사용하여 기지국(14)과 인터페이스한다. 역방향 링크는 가입자 유니트(10a 및 10b)로부터 기지국(14)으로 송신된 신호이고, 순방향 링크는 기지국(14)으로부터 가입자 유니트(10)로 송신된 신호이다. 기지국 제어기(BSC, 16) 및 이동 스위칭 센터(MSC, 18)는 호 이동성 관리(call mobility management)뿐만 아니라 호 및 데이터 라우팅 기능성(call and data routing functionality)을 제공한다.
역방향 링크 및 순방향 링크는 다양한 레이트에서 다양한 타입의 데이터를 송신한다. 예를 들면, 음성 기초의 전화 호출들은 초당 10 Kbits의 정도인 데이터 레이트를 사용하여 수행된다. 64 Kbits/sec 정도의 데이터 레이트들은 웹 브라우징, 및 화상회의 같은 응용을 위한 데이터 통신들을 수행하는데 사용된다. 예시적으로, 가입자 유니트(10a)는 셀룰러 전화로서 도시되고 가입자 유니트(10b)는 랩탑 컴퓨터로서 도시된다.
도 2 는 본 발명의 일 실시예에 따라 구성된 역방향 링크 송신 시스템의 블럭도를 도시한다. 도 1 에 의해서 도시된 것처럼, 시스템은 통상적으로 도 2 에 도시된 것과 같이(셀룰러 전화 및 컴퓨터로서 도시됨) 소정의 시간에 기지국(14)으로 송신하는 다중 송신 시스템(10)을 포함한다. 본 발명의 일 실시예에서, 가입자 유니트(10)들중 일부는 도 2 에 도시된 것 이외의 기술에 따라 기지국(14)으로 송신할 수 있다. 예를 들면, 일부 가입자 유니트(10)들은 IS-95 표준, 또는 그 변형된 표준들중 하나에 따라 송신할 수 있는 한편, 다른 가입자 유니트(10)들은 도 2 에서 도시된 바에 따라 송신한다. 실질적으로 IS-95 표준의 사용에 따라 RF 신호들을 프로세싱하기 위한 시스템 및 방법은 본 발명의 양수인에게 양수되고 참고로 여기에 제시되며, "CDMA 셀룰러 전화 시스템에서 신호 파형을 생성하기 위한 시스템 및 방법"으로 명칭이 부여된 미국특허 5,103,459 호(간단히, '459 특허라 함)에서 개시된다.
여전히 도 2 를 참조하여, "낮은 데이터 레이트 모드" 동안 데이터 프레임들은 입력 A1 에서 수신되고, 각각의 데이터 프레임은 데이터의 4 개의 가능한 양중 하나를 포함한다. 데이터의 상이한 양은 상이한 데이터 레이트에 대응하고, 한 세트의 상이한 데이터 레이트들은 "레이트 세트(rate set)"라 한다. 더 낮은 데이터 레이트 모드는 통상적으로는 음성 기초 통신에 대응하며, 4 개의 데이터 레이트들은 4 개의 상이한 양의 음성작용(voice activity)에 대응한다. CRC 생성기(100.1)는 레이트 및 레이트 세트에 의존하여 프레임들중 일부에 CRC 체크섬(checksum) 비트들을 가산한다. 부가적으로, 기지된 값의 테일비트들(바람직하게는 모두 논리적 영(zero))은 테일비트 생성기(102.1)에 의해 각각의 프레임으로 가산된다. 테일비트들의 수는 바람직하게는 k-1 과 일치하는데, 여기서 k 는 코더(coder)의 깊이이다. 본 발명의 일 실시예에서 8 개의 테일비트들이가산된다.
본 발명의 일 실시예에서, 두 개의 상이한 레이트 세트들이 이용 가능하다. 상이한 레이트 세트들은 음성 품질의 두 개의 상이한 레벨들에 대응하며, 최상의 데이터 레이트를 갖는 데이터 세트는 최상의 음성품질을 갖는 데이터 세트가 된다. 상이한 레이트 세트들은 최상의 레이트(즉, "레이트 1")에 의해 각각의 세트내에서 구별되는데, 그것은 제 1 레이트 세트(8K 레이트 세트)에 대하여는 9.6 Kbits/sec이고 제 2 레이트 세트(13K 레이트 세트)에 대하여는 14.4 Kbits/sec 이다. 하나의 레이트 세트내의 3 개의 추가적인 레이트들은, 레이트 1 과 비교시 그 레이트의 근사적인 비율에 기초하여, 1/2 레이트, 1/4 레이트, 및 1/8 레이트라 한다. 그런 더 낮은 데이터 레이트들은 IS-95 및 IS-95B 무선 원격통신 오버-더-에어 인터페이스 기준(wireless telecommunications over-the-air interface standards)에서 발견된 것들과 유사하다.
도 2 에 도시된 시스템을 사용하여 "중간" 레이트 송신(즉, 낮은 데이터 레이트 모드에서 이용 가능한 것들보다 더 높은 레이트에서의 송신)을 수행하기 위하여 추가적인 데이터가 입력(A2-A8)으로 입력된다. 본 발명의 제 1 실시예에서, 사용된 입력(A1-A8)의 전체 수는 2 의 정수 제곱(integer power of two)이어야 한다. 이것은 두 레이트 세트들(8K 및 13K)중 어느 것의 레이트 1 레이트의 2 배(레이트 2), 4 배(레이트 4) 및 8 배(레이트 8)과 대략적으로 일치하는 중간 레이트 송신을 제공한다.
이 변조는 6 개의 추가적인 중간 송신 레이트, 및 전체적으로 모두 14 개의가능한 레이트들을 제공한다. 14 개의 레이트들은 두 개의 세트로 구분될 수 있는데, 하나는 13K 와 연관되고, 다른 것은 8K 에 연관된다. 14 개의 데이터 레이트들은 8K 에 대한 레이트 8, 레이트 4, 레이트 2, 레이트 1, 1/2 레이트, 1/4 레이트 및 1/8 레이트이고, 그리고 13K 에 대한 레이트 8, 레이트 4, 레이트 2, 레이트 1, 1/2 레이트, 1/4 레이트 및 1/8 레이트이다. 본 발명의 일 실시예에서, 가입자 유니트(10)는 더 낮은 데이터 레이트 모드 또는 중간 데이터 레이트 모드에서 동작한다. 그러나 본 발명의 다른 실시예들에서, 가입자 유니트는 임의의 이용 가능한 데이터 레이트에서 동작할 수 있다. "중간 데이터 레이트 모드"동안 입력 A1-A8 에서 수신된 데이터는 멀티플렉서(104)에 의해서 이하 기술된 데이터 레이트에 의존하는 레이트에서 콘벌루셔널 인코더(convolutional encoder, 106)에 의해 콘벌루션적으로 인코드되는 단일 데이터 스트림으로 타임 멀티플렉스된다. 리피터(108)는 8K 또는 13K 레이트 세트들에 대한 레이트 R 에서 레이트 1 또는 더 낮은 송신 레이트들에 대하여 심볼 반복을 수행하고(레이트 1 내지 1/8 레이트는 " 더 낮은 레이트"로서 여기에서 언급됨), 왈시 커버(Walsh cover)는 더 낮은 레이트 송신을 데이터 레이트에 역시 의존적인 낮은 레이트 왈시 코드 WL로 변조한다.
펑쳐 회로(puncture circuit, 110)는 펑쳐 인자 P 에 의해 13K 프레임들에 연관된 데이터 송신들에 대한 데이터 스트림을 펑쳐시킨다. 펑쳐 인자 P 가 1/3 이라는 것은 세 개의 코드 심볼들마다 하나가 데이터 스트림으로부터 제거되는 것이다. 이것은 데이터에서 수행된 코딩 레이트를 효과적으로 감소시키지만, 더많은 데이터가 송신되도록 허용하여 데이터 레이트를 증가시킨다. 예를 들면, 인코더(106)가 R=1/4 인코딩을 수행하고, 펑쳐 인자 P 가 1/3 이면, 유효 코딩 레이트 RE=3/8 이다.
인터리버(112)는 데이터 레이트가 무엇이든, 송신되는 데이터의 20 ms 블럭들에 대하여 블럭 인터리빙을 수행한다. 따라서, 소정의 시간에 인터리브된 데이터량, 또는 코드 심볼들의 수는 데이터 송신 레이트에 의존한다.
중간 레이트 반복회로(114)는 중간 레이트 반복 인자 RM에 따라 중간 레이트 반복(repeating)을 수행한다. 부가적으로, 중간 레이트 데이터 송신에 대하여(레이트 2, 4 및 8), 중간 레이트 왈시 커버 회로(116)는 사용되는 더 높은 데이터 레이트에 의존하는 중간 레이트 왈시 코드 WM로 심볼들을 변조한다.
본 발명의 일 실시예의 도 2 의 시스템에 대하여 사용된 다양한 파라미터들은 표 1 에서 설명된다.
RL RM 코딩 레이트 P 낮은 레이트 왈시코드 WL 중간 레이트 왈시코드 Wm
1/8 레이트8 16 8 1/4 ++++++++--------
1/4 레이트8 8 8 1/4 ++++----
1/2 레이트8 4 8 1/4 ++--
레이트 18 2 8 1/4 +-
1/8 레이트13 16 8 1/4 1/3 ++++++++--------
1/4 레이트13 8 8 1/4 1/3 ++++----
1/2 레이트13 4 8 1/4 1/3 ++--
레이트 113 2 8 1/4 1/3 +-
레이트 28 1 4 1/4 ++++----
레이트 48 1 2 1/4 ++--
레이트 88 1 1 1/4 +-
레이트 213 1 4 1/4 1/3 ++++----
레이트 413 1 2 1/4 1/3 ++--
레이트 813 1 1 1/4 1/3 +-
표 1
왈시코드 엔트리는 공란으로 둔 경우에는, 왈시 코드 복조가 수행되지 않는다. 각각의 레이트(8 또는 13)에 대한 첨자는 특정의 데이터 레이트가 8K 또는 13K 레이트와 연관되는지 여부를 나타낸다. 반복 레이트 RL및 RM는 유효 심볼 레이트가 일정하게 유지되도록 조절된다는 것은 자명하다. 유효 심볼 레이트를일정하게 유지하는 것은 송신 및 수신단 모두에서 가변적인 레이트 데이터의 프로세싱을 단순화시킨다. 프로세싱의 상이한 스테이지에서 낮은 그리고 중간 레이트 왈시 코드 변조를 수행하는 것은 중간 레이트 송신으로부터 낮은 레이트 송신을 구별하는 것을 용이하게 한다. 낮은 그리고 중간 데이터 레이트들 모두에 대하여, 왈시 코드 변조는 데이터가 보내지는 레이트를 결정하는 것을 더 용이하게 한다.
본 발명의 일 실시예에서, 게이팅 회로(118)는 파워를 보존하기 위하여 1/8 레이트 프레임들에 대하여 게이팅(gating)을 수행한다. 이 게이팅은 프레임의 오직 최후의 1/2, 또는 10 ms 만을 송신하는 것을 포함한다. 부가적으로, 게이팅 회로(118)는, 가입자 유니트(10)가 "검색 모드"에 있는 경우, 1/2 레이트 및 1/4 레이트 프레임들도 또한 게이팅할 수 있다. 이들 프레임들에 대한 게이팅은 1/8 레이트 프레임들에 대한 경우와 같이 수행되는 것이 바람직하다. 즉, 프레임의 첫번째 1/2, 또는 10 ms 는 차단된다. 임의의 프레임들의 게이팅동안, 가입자 유니트(10)는 현재 프로세스되고 있지 않은 주파수 밴드들에서 다른 순방향 링크 신호들을 검색할 수 있다. 이것은 하드 핸드오프(hard handoff)를 용이하게 하는데, 이것은 가입자 유니트가 그것이 동작하는 주파수 밴드를 스위치하는 경우(또한 다른 경우)에 발생한다.
게이팅 회로(118)로부터의 결과적인 칩 스트림은 2x 회로(120)에 의해서 반복되고 2x 회로(120)의 출력은 XOR 게이트(122)를 사용하여 왈시 트래픽 채널 코드 Wc,t 에 의해 커버되고 그리고 나서 멀티플라이어 또는 증폭기(124)를 이용하여 트래픽 채널 이득조절 Gt 에 의해 이득이 조절된다. 부가적으로, 파일럿 데이터는 제어 데이터로 멀티플렉스되고, 2x 회로(120)에 의해 반복되며, XOR 게이트(122)를 이용하여 제어 채널 왈시 코드 Wc,c 로 커버된다. 파일럿 채널은 또한 본 발명의 몇몇 실시예에서 이득 조절될 수 있다.
제어 데이터는 통상적으로 파워제어 커맨드(commands)인데, 이들은 순방향 링크 신호에 응답하여 생성되고, 터미널과의 통신에 대하여 할당된 순방향 링크 신호에서 채널의 송신 파워가 증가, 감소 또는 유지되어야 하는지를 나타낸다.
결과적인 트래픽 채널 데이터와 제어 채널 데이터는 컴플렉스 멀티플라이어(complex multiplier, 126)를 이용하여 직교 위상 PN 코드와 동상 PN 코드로 컴플렉스 멀티플라이되어, 동상 항(in-phase term) XI와 직교위상(quadrature phase) 항 XQ을 생성한다. 동상 항 XI과 직교위상 항 XQ은 로우패스필터(128)에 의해 필터되고, 각각 믹서(130)들을 사용하여 동상 캐리어와 직교위상 캐리어로 업컨버트되고, 합산기(132)에 의해 합산되고, 증폭기(134)에 의해서 이득 조절된 후 송신된다.
도 3a 는 본 발명의 일 실시예에서 이용된 중간 레이트 데이터 송신에 대한 데이터 프레임 구조를 도시한다. 상기한 것과 같이, 본 발명의 일 실시예에서, 각각의 프레임은 20 ms 지속기간에 대응한다.
레이트 1 프레임(150)의 경우, 프레임은 데이터 필드(160), CRC 체크섬 필드(162), 및 테일 데이터 필드(164)로 구성된다. 테일 데이터 필드(164)는 인코딩동안 사용되어 콘벌루셔널 코더를 클리어하고 디코딩을 보조한다. 테일 데이터 필드(160)는 임의의 공지된 데이터 시퀀스일 수 있다. 디코더를 완전히 클리어하기 위해, 데이터 시퀀스의 길이는 콘벌루션 코딩 깊이(coding depth) K 보다 작은 것이다. 본 발명의 일 실시예에서, 코딩 깊이 K 는 9 이고 테일 데이터 필드(164)는 8 개의 논리적 영(logic zero)들로 구성된다. CRC 체크섬 필드(162)와 테일 데이터 필드(164)의 이용이 바람직한 한편, 본 발명의 다른 실시예들은 상이한 "제어" 필드들을 사용할 수 있다.
레이트 2 프레임(152)에 대하여, 프레임은 데이터 필드(160.2 및 160.3), CRC 필드(162.2 및 162.3) 및 테일 데이터 필드(164.2 및 164.3)로 구성된다. 본 발명의 일 실시예에서, 데이터 필드(160.2 및 160.3)의 포맷과 크기는 데이터 필드(160.1)에 대응한다. 유사하게, CRC 필드(162.2 및 162.3)의 포맷과 크기는 CRC 필드(162.1)의 경우와 동일하고 테일 데이터 필드(164.2 및 164.3)의 포맷과 크기는 테일 데이터 필드(164.1)의 경우와 동일하다.
레이트 4 프레임(152)에 대하여, 프레임은 데이터 필드(160.4, 160.5, 160.6 및 160.7), CRC 필드(162.4, 162.5, 162.6 및 162.7) 및 테일 데이터 필드(164.4, 164.5, 164.6, 및 164.7)로 구성된다. 본 발명의 일 실시예에서, 데이터 필드(160.4, 160.5, 160.6 및 160.7)의 포맷과 크기는 데이터 필드(160.1)에(따라서 데이터 필드(160.2 및 160.3)의 경우에) 대응한다. 유사하게, CRC 필드(162.4, 162.5, 162.6 및 162.7)의 포맷과 크기는 CRC 필드(162.1)의 경우와 동일하고 164.4, 164.5, 164.6 및 164.7 의 포맷과 크기는 테일 데이터필드(164.1)와 동일하다.
레이트 8 프레임들에 대하여, 프레임은 데이터 필드(160.8 내지 160.15), CRC 필드(162.8 내지 162.15) 및 테일 데이터 필드(164.8 내지 164.15)로 구성된다. 본 발명의 일 실시예에서, 데이터 필드(160.8 내지 160.15)의 포맷과 크기는 데이터 필드(160.1)(따라서 데이터 필드(160.2 및 160.7))에 대응한다. 유사하게, CRC 필드(162.8 내지 162.15)의 포맷과 크기는 CRC 필드(162.1)의 경우와 동일하고 164.8 내지 164.15 의 포맷과 크기는 테일 데이터 필드(164.1)와 동일하다.
다양한 필드들의 포맷과 크기를 상이한 레이트 프레임들의 대응하는 필드들과 동일하게 하는 것은 상이한 레이트 프레임들의 프로세싱을 용이하게 한다. 특히, 하나의 레이트의 프레임들을 생성하기 위하여 사용된 회로가 그 회로들이 동작하는 레이트를 단순히 증가시킴으로써 더 높은 레이트 프레임들을 생성하도록 사용될 수 있다. 동일한 회로가 상이한 레이트 프레임들에 대하여 사용되도록 허용함으로써 필요한 송신 및 수신 프로세싱을 수행하는데 필요한 회로의 전체 양을 감소시키므로, 본 발명의 몇 몇 실시예들에 따라 동작하는 임의의 집적회로 또는 시스템의 크기와 비용을 감소시킨다. 또한, 프로세싱 경로에 대한 변경이 더 적게 필요하므로 프로세싱의 레이트는 증가된다.
회로의 동작의 레이트를 증가시키는 것은 회로의 시간공유(time sharing)를 감소시키거나 각각의 프레임동안 회로의 동작의 지속기간을 증가시키는 것을 포함하여 많은 형태들을 취할 수 있다. 또한, 본 발명의 바람직한 일 실시예는 회로 재사용을 최대화하기 위하여, 상이한 레이트 프레임들의 대응하는 필드들이 포맷및 크기에 있어서 동일한 한편, 본 발명의 다른 실시예들은 대응하는 필드들의 몇몇 속성들만이 동일하거나 유사할 수 있다.
예를 들면, 대응하는 필드들의 크기는 동일할 수 있지만 포맷은 아니다. 또는, 포맷은 어떤 필드들에 대한 데이터의 일 부분에 대하여는 동일할 수 있지만, 상이한 레이트 프레임들은 그 필드들에서 추가적인 데이터를 가질 수 있다. 다른 실시예들에서, 필드 크기 및 포맷들은 상이할 수 있지만, 필드들의 오더(order)는 다른 레이트 프레임들의 오더에 대하여 동일한 오더에서 반복한다. 각각의 경우에서, 다양한 레이트 프레임들의 필드 사이의 유사성들, 즉, 크기, 포맷팅 또는 둘 다는 데이터의 수신 및 송신 프로세싱을 모두 용이하게 한다.
본 발명의 일 실시예에서, 실질적으로 IS-95 기준에 따라 프로세스된 데이터 프레임에 대하여, 데이터 필드 크기는 송신 레이트가 감소함에 따라 감소하고, 송신되는 비트수는 송신 게이팅에 의해 감소된다. 더 낮은 레이트 프레임을 포맷팅하기 위한 시스템 및 방법은 본 발명의 양수인에게 양수되고 여기에 참고로 제시되며 "송신용 데이터의 포맷팅을 위한 방법 및 장치"로 명칭이 부여된 미국특허 5,504,773 호에 개시된다.
표 1 에서 열거된 것들중 일부와 같이, 다른 더 낮은 레이트 프레임들에 대하여, 본 발명의 일 실시예에서 사용된 프레임 포맷은 도 3b 에서 도시된다. 각각의 프레임은 유저 데이터(170), CRC 데이터(172) 및 테일비트 데이터(174)로 구성된다. 데이터의 어떤 타입의 비트수는 도시된 것처럼 레이트에 따라 변한다. 높은 데이터 레이트들에 대하여, 레이트 1 프레임 포맷은, 본 발명의 일 실시예에서 유저, CRC, 및 테일 데이터 필드의 각각의 세트에 대하여 사용된다.
도 4 는 본 발명의 일 실시예에 따라 구성된 기지국의 블럭도이다. RF 유니트(362)는 안테나를 경유하여 RF 신호들을 수신하고, 베이스밴드 샘플들을 생성하는 RF 신호들을 필터하고, 다운컨버트하고 디지털화한다. 본 발명의 일 실시예에서, 각각의 안테나와 RF 유니트는 기지국의 커버리지 영역의 일 섹터에 전화 서비스를 제공하기 위하여 사용된다. 각각의 섹터는 보통 추가적인 다이버시티를 위하여 하나 이상의 안테나를 또한 구비한다.
베이스밴드 샘플들은 제어 유니트(364)에 의해 제어되는 셀 사이트 모뎀(CSM, 366)에 의해 수신된다. CSM 은 보통 집적회로이다. 제어 유니트(364)는 보통 본 발명의 일 실시예의 메모리에 저장된 소프트웨어 명령에 의해 제어되는 마이크로 프로세서이다. CSM(366)은 데이터 포맷터(368)로 포워드되는 데이터를 생성하는 베이스밴드 수신 샘플들에 포함된 신호들의 한 셋트를 복조한다. 데이터 포맷터(368)는 어드레스 정보를 포함하는 패킷에 데이터를 위치시키고 패킷을 기지국 제어기로 포워드한다.
본 발명의 다른 실시예에서, 별도의 시스템 또는 집적회로는 CSM(366)에 의해서 수행된 변조 및 복조 기능들을 수행한다.
도 5 는 본 발명의 일 실시예에 따라 구성되는 경우 CSM(366)의 복조부의 블럭도이다. 여기에 제시된 본 발명의 모범적인 실시예의 통상적인 동작동안, 신호 프로세싱 회로는 도 2 에 도시된 것과 같은 송신 시스템에 의해 생성된 역방향 링크 신호들을 수신하고 프로세스한다. 회로는 단일 집적회로상에 구현되고, 제어 기능성은 동일한 집적회로나 외부적으로 제공되는 것이 바람직하다. 제어 기능성은 메모리에 저장된 소프트웨어를 실행하는 마이크로 프로세서에 의해 수행되는 것이 통상적이다. 일반적으로, 태스크(tasks)는 여기에 설명된 것과 같이 DSPs 와 마이크로 프로세서 사이에서 분할되지만, 본 발명의 대체 실시예는 태스크들을 상이하게 할당할 수 있다.
모범적인 프로세싱에서, 다운컨버트된 베이스밴드 수신 샘플들(RX_IQ)은 도 4 의 외부 RF 유니트로부터 인터폴레이터(interpolator, 300)에 의해 수신된다. 인터폴레이터(300)는 채널소자(312)와 검색기 서브시스템(302)에 의해 수신된 인터폴레이트된 샘플들을 생성한다. 검색기 서브시스템(302)은 역방향 링크 신호들에 대한 주기적인 검색을 수행하고, 그 검색들의 결과를 DSP 제어기(304) 및 외부 제어 시스템(도시하지 않음)으로 제공한다. 외부 제어기(마이크로 프로세서)는 어느 신호들이 프로세스되어야 할지를 결정하고, 신호를 프로세스하기 위한 채널 소자(312)를 할당함으로써 응답할 수 있다. 특정의 채널소자(312)로 프로세스되는 신호의 타임 오프셋을 제공함으로써 할당이 수행되는 것이 전형적이다. 본 발명의 설명된 실시예에서, 각각의 채널소자는 핑거(finger)들로서 언급되는, 신호의 다중의 다중경로 경우들(multiple multipath instances)을 프로세스할 수 있는데, 여기서 각각의 핑거는 상이한 타임 오프셋을 요구한다. 따라서, 외부 제어기는 채널소자(312)로 다중의 타임 오프셋들을 제공할 수 있다.
본 발명의 일 실시예에서, 수신 샘플들은 두 레이트들중 하나에서 수신될 수 있는데, 확산 칩 레이트(spreading chip rate)의 두배(Chipx2) 또는 학산 칩 레이트의 8 배(Chipx8) 이다. 수신 샘플들 RX_IQ 이 Chipx2 에서 수신되는 경우, 인터폴레이터(300)는 확산 칩 레이트의 8 배의 레이트(Chipx8)로 샘플들을 인터폴레이트한다. 샘플들이 Chipx8 에서 수신되는 경우, 인터폴레이터(300)는 바이패스된다. 이렇게 함으로써 chipx8 또는 chipx2 에서 샘플들을 제공하는 상이하게 구성된 시스템내에서 시스템이 동작하도록 허용된다.
디지털 신호 프로세서(DSP)(304.1)는 채널소자들(312.0-312.5)과 인터페이스하고 DSP(304.2)는 채널소자들(312.6-312.11)과 인터페이스한다. 비터비 디코더(316.0)는 중간 레이트 왈시(Wm) 디커버(323.0-323.2)를 통하여 디인터리버(322.0-322.3)와 인터페이스한다. 비터비 디코더(316.1)는 중간 레이트 왈시 디커버(323.4-323.7)를 통하여 디인터리버(322.4-322.7)와 인터페이스한다. 비터비 디코더(316.3)는 중간 레이트 왈시 디커버(323.8-323.11)를 통하여 디인터리버(322.8-322.11)와 인터페이스한다. 채널 소자(312)는 멀티플라이-누산(MAC, 320)을 통하여 디인터리버(322)로 연결된다. 본 발명의 대체 실시예에서는, 하나의 DSP 를 포함하여, 상이한 수의 DSP 들이 이용될 수 있다.
본 발명의 일 실시예에서, 채널소자(312)는 중간 레이트 송신에 대한 중간 레이트 왈시 디커버링 및 역확산을 포함하는 다양한 기능들을 수행한다. 부가적으로, 채널소자(312)는 중간 레이트 송신에 대하여 프로세스된 데이터의 일 부분에 심볼 드롭핑(symbol dropping)을 수행한다. 바람직하게는, 드롭된 데이터의 특정의 양 및 부분은 프로세스되는 데이터의 송신 레이트 및 대응하는 DSP(304)로부터의 제어 입력에 의존한다.
도 4 의 복조기 시스템에 의한 모범적인 프로세싱동안, DSP(304)는 중간 데이터 레이트 또는 낮은 데이터 레이트에서 송신되는 인커밍 신호들을 프로세스하는 명령들을 수신하고 특정의 레이트보다 더 낮으면 신호를 프로세싱하기 위하여 하나의 채널 소자(312)를 할당하고, 특정의 레이트 이상의 데이터 레이트에서 신호가 송신되면 신호를 프로세싱하기 위하여 둘 이상의 채널 소자를 할당한다.
본 발명의 일 실시예에서, 신호가 레이트 1 또는 레이트 2 의 중간 데이터 레이트들 또는 낮은 데이터 레이트에서 송신되면, 마이크로 프로세서는 신호를 프로세스하기 위하여 하나의 채널소자(312)를 할당한다.
신호가 레이트 4 또는 레이트 8 의 중간 데이터 레이트들에서 송신되면, DSP(304)는 신호를 프로세싱하기 위하여 하나 이상의 채널소자(312)를 할당한다. 특히, 신호가 레이트 4 의 중간 데이터 레이트에서 송신되면, DSP(304)는 신호를 프로세싱하기 위하여 두 개의 채널소자(312)를 할당하고, 신호가 레이트 8 의 중간 데이터 레이트에서 송신되면, 마이크로 프로세서는 신호를 프로세싱하기 위하여 4 개의 채널소자(312)를 할당한다. 다중의 채널소자들이 할당되는 경우, 각각의 채널소자는 인커밍 신호들의 일 부분만을 프로세스한다. 예를 들어, 두 개의 채널소자가 할당된 경우, 각각의 채널소자는 신호의 절반을 프로세스한다. 4 개의 채널소자들의 경우, 각각의 채널소자는 신호의 4 분의 1 을 프로세스한다.
추가적으로, 본 발명의 일 실시예에서 DSP(304) 또는 마이크로 프로세서는 더 높은 레이트 신호들(본 발명의 일 실시예에서 레이트 4 및 레이트 8)을 프로세싱하기 위하여 할당된 각각의 채널소자로 하나의 채널소자 타입(CE_TYPE)을 할당한다. 특정의 채널에 의해 프로세스된 신호의 특정의 부분은 채널소자 타입에 의해 결정되는데, 그 하나의 예는 이하에 더욱 상세히 설명된다.
신호가 채널소자들(312)에 의해서 프로세스된 후, 결과적인 역확산 칩 데이터(despread chip data)는 시간공유형(time-shared) 방식으로 각각의 채널소자에 대하여 누산을 수행하는 것이 바람직한 MAC(320)에 의해 한 심볼 지속기간(a symbol duration)에 걸쳐 누산된다. 부가적으로, MAC 는 파일럿 트래픽 채널의 크로스 프로덕트(cross product)를 계산하고, 특정의 채널소자에 의해 프로세스되는 핑거 세트에 걸쳐 결과들을 합산한다. 결과적인 누산된 심볼 데이터는 디인터리버(322)로 포워드되는데, 이것은 채널소자들에 대하여 시간공유된 디인터리빙과 복조를 수행한다. 디인터리버(322)는, 상이한 레이트에 대하여 데이터의 상이한 양에 대응하는 수신된 데이터의 각각의 20 ms 프레임을 디인터리브한다. 더 높은 데이터 레이트들에 대하여, 채널소자들(312)에 의해 수행된 심볼 드롭핑은 각각의 디인터리버(322)에 의해 프로세스되는 데이터의 양을 감소시킨다. 이것은 디인터리버(322) 메모리의 필요한 크기를 감소시키고, 실질적으로 복조기시스템의 전체 회로 영역을 감소시킨다.
중간 레이트 왈시 디커버러(decoverers)는 낮은 레이트 왈시 디커버링을 수행하고 디커버된 소프트 결정 데이터를 비터비 디코더(316)로 포워드한다. 중간 레이트 송신에 대하여, 비터비 디코더들(322)은 특정된 송신 레이트에서 소프트 결정 데이터(soft decision data)를 디코드한다. 더 낮은 레이트 송신에 대하여, 비터비 디코더들(316)은 4 개의 모든 데이터 레이트들에서 디코드하는데, 사용되는실제 데이터 레이트는, 그리하여 생성된 오류 및 확률값(error and probability values)에 의해 결정된다. 레이트 결정을 수행하는 한 방법은, 본 발명의 양수인에게 양수되고 참고로 여기에 제시되며, "통신 수신기에서 송신된 가변 레이트 데이터의 데이터 레이트를 결정하기 위한 방법 및 장치"로 명칭이 부여된 미국특허 5,566,206 호에 개시된다. 출력 데이터는 그리고 나서, 본 발명의 모범적인 실시예에서 도 1 의 기지국 제어기(14)로 포워딩하는 것을 포함하는 부가적인 프로세싱에 대하여 이용 가능하게 된다.
설명된 실시예에서 자명한 것과 같이, 채널소자(312), 디인터리버(322), 중간 레이트 왈시 디커버(323) 및 시간공유 MAC(322)는 하나의 채널 리소스를 형성한다. 본 출원에서 설명된 것과 같이, 채널 리소스는 단독으로 사용되어 일부 중간 및 더 낮은 레이트 신호들을 프로세스할 수 있고, 또는 다른 채널 리소스들과 조합하여 다른 중간 레이트 신호들(최상 레이트의 중간 레이트 신호들)을 프로세스할 수 있다.
도 6 는 본 발명의 일 실시예에 따라 구성된 채널소자(312)의 블럭도이다. RX_IQ 샘플들은 4 개의 핑거 프로세서(570)들에 의해 수신된다. 각각의 핑거 프로세서는 제어 시스템으로부터 제공된 타임 오프셋에서 연관된 채널 소자에 할당된 특정의 신호의 한 경우(instance)를 프로세스한다(제어 시스템으로부터의 연결 도시하지 않음). 핑거 프로세서(570)들로부터의 결과적인 복조된 심볼들은 도 5 의 MAC(320)으로 포워드된다.
도 7 는 본 발명의 일 실시예에 따라 구성된 핑거 프로세서(400)의 블럭도이다. 안테나 셀렉트(500)는 제공된 수신 샘플들의 세트로부터 한 세트의 Rx 샘플들을 선택한다. 전술된 기지국에 따라, 각각의 섹터에 대하여 두 개의 안테나에 대응하는 여섯 세트의 Rx 샘플들이 제공된다. 선택된 안테나는 안테나 셀렉트(500)로 제공된 선택 신호들을 생성하는 제어기와 함께, 다중경로 신호들에 대한 Rx 샘플들의 각각의 인커밍 세트를 검색하는 검색기(306)에 의해서 결정된다.
선택된 Rx 샘플들은 Rx 샘플들을 chipx2 로 데시메이트하는 데시메이터 (decimator, 502)로 포워드된다. 위상 로테이터(504)는 Rx 샘플들의 초기 위상 조절을 수행하고 역확산기(despreader, 505)는 PN 생성기(506)로부터의 의사잡음(PN) 확산코드를 사용하여 신호를 복조한다. PN 생성기(506)가 생성하는 특정의 코드, 및 특정의 타임 오프셋은, 타이밍 및 제어 유니트(508)에 의해 결정되는데, 이것은 검색기(306)로부터 DSP 유니트(304.2)에 의해 수신된 검색 결과들에 기초하여 DSP 유니트(304.1)에 의해 순차적으로 제어된다.
역확산기-디커버(despreader-decover, 505)는 제어 및 트래픽 채널 왈시 코드(WC,T및 WC,C) 및 PNI 및 PNQ 코드들을 사용하여 역확산에 의해 프로세스되는 신호에 대하여 세 개의 출력 세트들을 생성한다. 각각의 출력 세트는 동상 성분 및 직교위상 성분으로 구성된다. 세 출력 세트들은 정시 역확산(on-time despreading), 이른 역확산(early despreading), 및 늦은 역확산(late despreading)에 대응한다. 정시 역확산은 신호의 타임 오프셋의 최적의 추정이고, 본 발명의 일 실시예에서 이른 역확산은 정시 역확산 이전의 하나의 확산 칩의지속기간 만큼 오프셋되고, 늦은 역확산은 정시 역확산 이후의 하나의 확산 칩의 지속기간 만큼 오프셋된다.
2x 누산기(510)는 두 확산 칩에 걸쳐 역확산된 데이터를 누산하고 누산된 정시 데이터를 중간 레이트 반복 디커버링 회로(repetition decovering circuit, 512)로 제공한다. 누산된 이른 및 늦은 역확산 데이터는 DSP(304)로 직접 포워드된다. DSP(304)는 타이밍 및 제어회로(507)로의 제어입력을 통하여 이른 및 늦은 역확산 데이터에 응답하여 신호의 프로세싱을 진행 또는 지연한다.
DSP(304)는 또한 로테이터(504)로 위상 로테이션 데이터를 제공하는 위상 누산기(511)로 위상 로테이션 정보를 제공한다.
정시 누산된 데이터는 중간 레이트 반복 디커버링 회로(512)에 의해 수신된다. 중간 레이트 반복 디커버링 회로(512)는 데이터가 송신되는 레이트에 의존하는 다수의 심볼들에 걸쳐 역확산된 데이터를 누산한다. 특히, 역확산된 데이터는 데이터가 송신되는 레이트에 의존하여 표 1 에서 설명된 RM심볼들에 걸쳐 누산된다. 부가적으로, 역확산된 데이터가 레이트 2, 레이트 4 또는 레이트 8 로 송신되면, 중간 레이트 반복 디커버링 회로(512)는 표 1 에서 설명된 대응하는 중간 레이트 왈시 코드 WM로 역확산된 데이터를 디커버한다. 결과적인 디커버된 심볼들은 심볼 드롭퍼(516)로 포워드된다.
본 발명의 일 실시예에서, 심볼 드롭퍼(symbol dropper, 516)는 수신된 디커버된 심볼들의 일 부분을 드롭, 또는 "게이트(gate)"한다. 특히, 심볼드롭퍼(516)는 더 높은 데이터 레이트 송신에 대하여 수신된 심볼들의 일부를 드롭하고, 더 낮은 레이트 송신에 대하여 수신된 모든 심볼들을 통과시킨다. 심볼 드롭퍼(516)에 의해 드롭된 심볼들의 양은 프로세스되는 신호의 데이터 레이트에 의존한다. 드롭되는 심볼들의 부분은 핑거 프로세서(570)가 위치되는 채널소자(312)로 할당된 채널소자 타입 CE_TYPE 에 의존한다.
본 발명의 모범적인 실시예에서, 심볼 드롭퍼는 레이트 4 송신에 대하여 수신된 심볼들의 1/2 과, 레이트 8 송신에 대하여 수신된 심볼들의 3/4 를 드롭시킨다. 즉, 심볼들의 1/2 이 레이트 4 송신에 대하여 통과되고, 심볼들의 1/4 이 레이트 8 송신에 대하여 통과된다.
심볼 드롭퍼(516)에 의해서 보내지고 드롭된 특정의 심볼들은 대응하는 채널소자(312)에 할당된 채널소자 타입 CE_TYPE 에 의해 결정된다. 예를 들면, 레이트 4 송신에 대하여, 채널소자 타입 CE_TYPE 은 핑거가 짝수 또는 홀수 심볼들을 프로세스해야 하는지를 나타낼 수 있다. 레이트 8 송신에 대하여는, 채널소자 타입 CE_TYPE 은 매 4 개의 심볼(즉, 제 1 , 제 2, 제 3 또는 제 4)중 어느 것이 통과되어야 하는지를 나타낼 수 있다.
따라서, 레이트 4 또는 레이트 8 중간 레이트 신호를 프로세스하기 위하여, DSP(304)는 상이한 채널소자 타입 CE_TYPE 을 한 세트의 채널소자(312)로 할당하고, 그 후 채널소자들의 세트를 할당하여 동일한 중간 레이트 신호를 프로세스한다. 결과로서 각각의 채널소자(312)는 동일한 신호의 상이한 부분을 프로세스하고, 채널소자(312)의 세트는 함께 전체 신호를 프로세스한다. 데이터의 결과적인 상이한 부분들은 후에 전체 신호를 생성하는 프로세싱에서 결합될 수 있다.
이하에서 상세히 설명된 것과 같이, 그 신호가 디인터리브되기 전에 신호의 일 부분을 드롭시킴으로써 각각의 채널소자에 대한 디인터리버의 크기는 감소될 수 있다. 디인터리버는 메모리의 실질적인 양을 요구하는 것이 보통이고, 메모리는 집적회로상의 회로영역의 상당한 양을 차지한다. 따라서, 집적회로를 구현하기 위하여 필요한 회로영역은 감소된다.
역확산 심볼들은 데이터 버퍼(514)로 포워드된다. 데이터 버퍼(514)는 프로세스되는 신호의 동상 및 직교위상 부분에 대하여 128 개의 8 비트 심볼 값들을 저장한다. 역확산 심볼들은 데이터 버퍼(514)내에서 지연되어 채널소자내에서 프로세스되는 신호의 다양한 핑거들 사이에서의 타임 스큐(time skew)를 제거한다. MAC 유니트(402)는 디스큐된 심볼들을 수신하고 결합된 역확산 심볼들을 생성하는 4 개의 핑거들로부터의 데이터를 합산한다.
도 8 는 본 발명의 일 실시예에 따라 구성된 중간 레이트 왈시 코드 디커버(323) 및 디인터리버(322)(도 5)의 블럭도이다. 결합된 역확산 심볼들은 디인터리버 RAM(600)에 의해서 수신된다. 본 발명의 일 실시예에서 디인터리버 RAM 은 1536x4 비트인데, 이것은 1536 개의 4 비트 심볼들을 저장하는데 충분하다. 1536 심볼들은 레이트 8 에서 송신된 20 ms 프레임에서 수신된 심볼들의 1/4, 또는 레이트 4 에서 송신된 20 ms 프레임에서 수신된 신호의 1/2 을 나타낸다. 부가적으로, 1536 심볼들은 중간 레이트 심볼 반복 RM이 주어진다면, 레이트 2 또는 그이하에 대하여 20 ms 프레임에서 전체 심볼수를 나타낸다. 본 발명의 또 다른 실시예에서, 인터리버는 더블 버퍼링을 허용하기 위하여 1536X8 이다.
디인터리버 어드레스 제어(601)의 제어하에, 디인터리버에 저장된 심볼들은 디인터리브된 방식으로 XOR 게이트(602)로 판독된다. XOR 게이트(602)들은 4 개의 더 낮은 레이트 왈시 코드(W1/8, W1/4, W1/2및 WFULL)로 심볼들을 디커버한다. 결과적인 디커버된 심볼들은 대응하는 낮은 레이트 왈시 코드들에서 왈시 칩들의 수에 걸쳐 누산기(604)들에 의해 누산된다. 디인터리브된 심볼들의 추가적인 카피와 함께, 디커버된 심볼들은 대응하는 비터비 디코더(316)로 포워드된다. 본 발명의 또 다른 실시예에서 단일 XOR 게이트 및 누산기는 시간공유 방식으로 사용된다. 더 낮은 레이트 송신에 대하여, 비터비 디코더(316)는 모두 4 개의 데이터 레이트들에서 디코드하고 디코딩동안 검출된 임의의 에러들에 기초하여 정확한 데이터를 결정한다.
낮은 레이트 왈시코드들로 변조하는 것은 송신되는 레이트의 결정을 용이하게 하는데, 그 이유는 상이한 레이트들이 서로 직교인 코드들로 변조되기 때문이다. 따라서, 프레임의 실제 송신 레이트에 대응하지 않는 낮은 레이트 왈시코드로 디커버링하는 것은 정정된 디커버된 심볼들의 에너지 레벨에 비교하여 낮은 에너지값을 얻을 것이다.
중간 레이트 송신에 대하여, 언커버된(uncovered) 심볼들은 마이크로 프로세서에 의해 구성된대로 대응하는 데이터 레이트에서 비터비 디코더(316)에 의해 디코드된다.
도 9 (2-13)는 본 발명의 일 실시예에 따라 구성되는 경우 반복 디커버링 및 심볼 드롭 회로(516)의 블럭도이다. 프로세스되는 데이터는 동상 입력 DATA_I 및 직교위상 입력 DATA_Q 상의 래치(710)(멀티비트 래치)내에서 수신된다. 래치(710)의 출력들은 합산기/감산기(705)의 B 입력들로 인가되고, 또한 중간 레이트 반복 디커버링 회로(512)의 출력들을 형성한다. 가산기/감산기(705)의 입력은 2x 누산기(510)로부터 정시 역확산 칩 데이터를 수신한다. 가산기/감산기(705)는 입력 +/- 을 제어하기 위하여 인가된 신호에 기초하여 입력 A 및 B 를 가산 또는 감산한다.
왈시코드 생성기(700)는 프로세스되는 데이터의 송신 레이트에 따라 중간 레이트 왈시코드 WM를 생성한다. 결과적인 왈시 코드는 가산 또는 감산 동작이 수행될지를 특정하는 가산기/감산기(705)의 제어입력으로 인가된다.
가산기/감산기(705) 및 래치(710)는 함께 누산기로서 기능하는데 여기서 입력은 중간 레이트 왈시코드 WM의 논리 레벨에 기초하여 누산된 값으로부터 가산되거나 감산된다. 효과로서 역확산된 데이터는 중간 레이트 왈시코드에 의해 복조되고, 결과적인 복조된 데이터는 중간 레이트 왈시코드의 길이에 걸쳐 누산된다. 누산기 클리어 생성기(accumulator clear generator, 712)는 중간 레이트 반복값 RM마다 래치(710)의 값을 리셋한다. 결과적인 중간 레이트 디커버된 심볼들은 심볼 드롭퍼(516)로 포워드된다. 왈시코드의 적용을 수행하기 위한 다양한 대체방법들이 명백할 것이다.
도 10 는 본 발명의 일 실시예에 따라 구성되는 경우 심볼 드롭 블럭의 블럭도이다. 디커버된 심볼들(DSYMBOL_I & DSYMBOL_Q)은 중간 레이트 반복 디커버링 회로(512)로부터 래치(810)에 의해서 수신된다. 심볼 셀렉트 인에이블 생성기(800)는 채널소자 타입 CE_TYPE 을 수신하고 래치(810)의 인에이블 입력에 인가되는 심볼 인에이블 신호를 생성한다.
심볼 셀렉트 인에이블 생성기(800)는 채널소자 타입 CE_TYPE 에 기초하여 심볼 인에이블 신호를 생성하기 위한 예시적인 회로와 방법을 제공한다. 각각의 새로운 심볼로 증가하는 2 비트 카운터 값(CNT(0:1))이 비교기(802)의 한 입력으로 인가된다. AND 게이트들이 또한 비교기 대신 사용될 수 있다. 비교기(802)의 다른 입력은 도시된 것처럼 배선에 의한 이진수를 수신한다. 비교기(802)의 출력은 멀티플렉서(804)로 인가되는데, 이것은 CE_TYPE 에 의해서 제어된다. 멀티플렉서(804)의 출력은 OR 게이트(805)의 한 입력에 의해 수신되는 한편, OR 게이트(805)의 다른 입력은 CE_TYPE = 6 또는 7 인 경우 논리적 하이를 수신한다.
본 발명의 일 실시예에서, 채널소자 타입 CE_TYPE 은 0 내지 7 의 임의의 값일 수 있는데, 값 0 내지 3 은 레이트 8 송신에 대하여 사용되는 채널소자 타입에 대응한다. 값 4 및 5 는 레이트 4 송신에 대하여 사용되는 채널소자 타입에 대응한다. 값 6 및 7 은 레이트 2 이하의 송신에 대하여 사용되는 채널소자 타입에 대응한다.
전술된 것처럼, 레이트 8 에서 송신된 신호를 프로세스하기 위하여 4 개의채널소자들이 사용된다. 4 개의 CE_TYPE 0 - 3 에 대하여, 심볼 인에이블 신호는 4 개의 심볼 시간마다 한 번 주장되는데(asserted), 상기 신호가 주장되는 특정의 심볼 시간은 각각의 CE_TYPE 0 - 3 에 대하여 상이하다. 예를 들어, CE_TYPE 0 의 경우, 4 개의 심볼 시간들 마다의 첫 번째동안 심볼 인에이블 신호가 주장된다. CE_TYPE 1 의 경우, 심볼 인에이블 신호는 4 개의 심볼 시간들 마다의 두 번째동안 주장된다.
유사하게, 두 CE_TYPE 4 및 5 의 경우, 심볼 인에이블 신호는 심볼 시간의 하나 걸러 한 번씩 주장되는데, 여기서 특정의 심볼 시간은 각각의 CE_TYPE 에 대하여 상이하다. CE_TYPE 6 및 7 에 대하여, 심볼 인에이블 신호는 각각의 심볼 시간마다 주장된다.
따라서, 더 높은 송신 레이트에서 송신된 신호를 프로세스하기 위하여, 마이크로 프로세서는 신호를 프로세스하기 위하여 한 세트의 채널소자를 할당하고, 그 후 상이한 채널소자 타입 CE_TYPE 을 각각의 채널소자에 할당한다. 각각의 채널소자는 신호의 상이한 부분을 프로세싱함으로써 응답하고, 프로세스된 신호의 모든 부분들의 합은 전체 신호를 동일하게 한다.
각각의 채널소자가 신호의 일 부분만을 프로세스하도록 함으로써, 각각의 채널소자의 용량, 및 각각의 채널소자 리소스는 감소된다. 이것은 복조기를 구현하기 위하여 사용된 집적회로의 전체 회로영역을 감소시키므로, 효율을 증대시키고 비용을 감소시킨다. 반면, 높은 레이트 송신을 프로세스하는 능력을 가지고 각각의 채널 리소스를 구성하는 시스템은 더 낮은 레이트 송신동안 리소스들이 사용되지 않는 상태로 되도록 할 것이다. 동일한 송신에 대하여 함께 동작할 수 있는 채널 리소스들을 제공함으로써 전체 용도와 효율이 증가된다.
또한, 많은 CDMA 시스템들에서 전체 통신 용량은 제한되므로, 수행된 더 높은 레이트 통신의 수가 증가되는 경우, 수행된 더 낮은 레이트 통신의 수는 감소된다. 따라서, 다수의 더 낮은 레이트 복조 리소스들이 결합되어 더 높은 레이트 송신을 복조할 수 있는 복조 시스템을 구비함으로써, 복조 리소스들의 용량 및 할당은 CDMA 시스템의 송신 용량에 더욱 근접하게 매칭하게 된다. 용량을 구비한 리소스들을 매칭시킴으로써 효율이 더 증대된다.

Claims (27)

  1. 더 높은 레이트 신호 및 더 낮은 레이트 신호를 복조하기 위한 복조기로서,
    실질적으로 모든 상기 더 낮은 레이트 신호를 복조하고 상기 더 높은 레이트 신호의 제 1 부분을 복조하기 위한 제 1 채널 리소스,
    상기 더 높은 레이트 신호의 제 2 부분을 복조하기 위한 제 2 채널 리소스를 포함하고,
    상기 제 1 부분은 상기 제 2 부분과 실질적으로 상이한 것을 특징으로 하는 복조기.
  2. 제 1 항에 있어서, 상기 제 1 채널 리소스는 상기 더 높은 레이트 신호의 상기 제 1 부분을 선택하기 위한 제 1 심볼 드롭퍼를 포함하는 것을 특징으로 하는 복조기.
  3. 제 2 항에 있어서, 상기 제 2 채널 리소스는 상기 더 높은 레이트 신호의 상기 제 2 부분을 선택하기 위한 제 2 심볼 드롭퍼를 포함하는 것을 특징으로 하는 복조기.
  4. 제 2 항에 있어서, 상기 더 높은 레이트 신호의 상기 제 1 부분 및, 상기 더 낮은 레이트 신호의 풀 프레임을 저장하기에 충분한 크기를 갖는 제 1 디인터리버메모리를 더 포함하는 것을 특징으로 하는 복조기.
  5. 제 4 항에 있어서, 상기 더 높은 레이트 프레임의 상기 제 2 부분을 저장하기에 충분한 크기를 갖는 제 2 디인터리버 메모리를 더 포함하는 것을 특징으로 하는 복조기.
  6. 제 5 항에 있어서, 상기 제 2 디인터리버 메모리는 또한 상기 더 낮은 레이트 신호의 풀 프레임을 저장하기에 충분한 크기를 갖는 것을 특징으로 하는 복조기.
  7. 제 1 항에 있어서, 상기 제 1 부분 및 상기 제 2 부분은 실질적으로 동일한 포맷을 갖는 것을 특징으로 하는 복조기.
  8. 제 7 항에 있어서, 상기 제 1 부분은 제 1 오더의 제 1 제어 데이터 및 제 1 유저 데이터를 포함하고 상기 제 2 부분은 제 2 오더의 제 2 제어 데이터 및 제 2 유저 데이터를 포함하며, 상기 제 1 오더 및 상기 제 2 오더는 실질적으로 동일한 것을 특징으로 하는 복조기.
  9. 제 8 항에 있어서, 상기 제 1 유저 데이터는 상기 제 1 부분 및 상기 제 2 부분에 실질적으로 유사한 포맷을 갖는 것을 특징으로 하는 복조기.
  10. 더 낮은 레이트 신호의 제 1 부분 및 더 높은 레이트 신호의 제 2 부분을 복조하기 위한 제 1 회로, 및
    상기 더 높은 레이트 신호의 제 3 부분을 복조하기 위한 제 2 회로를 포함하고,
    상기 제 1 부분은 상기 제 2 부분 및 상기 제 3 부분보다 더 크며,
    상기 제 2 부분 및 상기 제 3 부분은 실질적으로 상이한 것을 특징으로 하는 복조기.
  11. 제 10 항에 있어서, 상기 제 1 부분은 상기 더 낮은 레이트 신호의 모두이고, 상기 제 2 부분은 상기 더 높은 레이트 신호의 일부인 것을 특징으로 하는 복조기.
  12. 더 높은 레이트 신호 및 더 낮은 레이트 신호를 복조하기 위한 방법으로서,
    a) 실질적으로 모든 상기 더 낮은 레이트 신호를 복조하는 단계,
    b) 상기 더 높은 레이트 신호의 제 1 부분을 복조하는 단계,
    c) 상기 더 높은 레이트 신호의 제 2 부분을 복조하는 단계를 포함하고,
    상기 제 1 부분은 상기 제 2 부분과 실질적으로 상이한 것을 특징으로 하는 방법.
  13. 제 12 항에 있어서, 상기 단계 b) 는 상기 더 높은 레이트 신호의 상기 제 2 부분을 드롭핑하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제 13 항에 있어서, 단계 c) 는 상기 더 높은 레이트 신호의 상기 제 1 부분을 드롭핑하는 단계를 포함하는 것을 특징으로 하는 방법.
  15. 제 13 항에 있어서,
    상기 더 낮은 레이트 신호의 풀 프레임을 저장하는 단계,
    상기 더 낮은 레이트 신호의 상기 풀 프레임을 디인터리빙하는 단계,
    상기 더 높은 레이트 신호의 상기 제 1 부분을 저장하는 단계, 및
    상기 더 높은 레이트 신호의 상기 제 1 부분을 디인터리빙하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  16. 제 15 항에 있어서, 상기 더 높은 레이트 신호의 상기 제 2 부분을 저장하는 단계, 및
    상기 더 높은 레이트 신호의 상기 제 2 부분을 디인터리빙하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  17. 제 12 항에 있어서, 상기 제 1 부분 및 상기 제 2 부분은 실질적으로 동일한 데이터 포맷을 구비하는 것을 특징으로 하는 방법.
  18. 제 17 항에 있어서, 상기 제 1 부분은 제 1 오더의 제 1 제어 데이터 및 제 1 유저 데이터를 포함하고 상기 제 2 부분은 제 2 오더의 제 2 제어 데이터 및 제 2 유저 데이터를 포함하며, 상기 제 1 오더 및 상기 제 2 오더는 실질적으로 동일한 것을 특징으로 하는 방법.
  19. 제 18 항에 있어서, 상기 제 1 부분은 상기 제 1 부분 및 상기 제 2 부분에 실질적으로 유사한 포맷을 구비하는 것을 특징으로 하는 방법.
  20. 제 1 모드에서 하나의 더 낮은 레이트 신호를 프로세싱하고 제 2 모드에서 더 높은 레이트 신호의 제 1 부분을 프로세싱하기 위한 제 1 수신 프로세싱 시스템,
    상기 제 1 모드에서 하나의 더 낮은 레이트 신호를 프로세싱하고 제 2 모드에서 상기 더 높은 레이트 신호의 제 2 부분을 프로세싱하기 위한 제 2 수신 프로세싱 시스템을 포함하는 것을 특징으로 하는 수신 프로세싱 시스템.
  21. 제 20 항에 있어서, 상기 제 1 수신 프로세싱 시스템은 상기 더 높은 레이트 신호의 상기 제 1 부분을 선택하기 위한 제 1 심볼 드롭퍼로 구성되는 것을 특징으로 하는 수신 시스템.
  22. 제 21 항에 있어서, 상기 제 2 수신 프로세싱 시스템은 상기 더 높은 레이트 신호의 상기 제 2 부분을 선택하기 위한 제 2 심볼 드롭퍼로 구성되는 것을 특징으로 하는 수신 시스템.
  23. 제 21 항에 있어서, 상기 제 1 수신 프로세싱 시스템은, 상기 더 높은 레이트 신호의 상기 제 2 부분 및 상기 더 높은 레이트 신호의 상기 제 1 부분을 저장하기 위하여 필요한 것보다 더 작은 크기를 갖는 제 1 디인터리버 메모리로 구성되는 것을 특징으로 하는 수신 시스템.
  24. 제 23 항에 있어서, 상기 제 2 수신 프로세싱 시스템은, 상기 더 높은 레이트 신호의 상기 제 2 부분 및 상기 더 높은 레이트 신호의 상기 제 1 부분을 저장하기 위하여 필요한 것보다 더 작은 크기를 갖는 제 2 디인터리버 메모리로 구성되는 것을 특징으로 하는 수신 시스템.
  25. 제 21 항에 있어서, 상기 제 2 디인터리버 메모리는 상기 더 낮은 레이트 신호의 풀 프레임을 저장하기에 충분한 크기를 갖는 것을 특징으로 하는 수신 시스템.
  26. 제 21 항에 있어서, 상기 제 1 부분 및 상기 제 2 부분은 실질적으로 동일한 포맷을 구비하는 것을 특징으로 하는 수신 시스템.
  27. 제 21 항에 있어서, 상기 제 1 부분은 제 1 오더의 제 1 제어 데이터 및 제 1 유저 데이터를 포함하고 상기 제 2 부분은 제 2 오더의 제 2 제어 데이터 및 제 2 유저 데이터를 포함하며, 상기 제 1 오더 및 상기 제 2 오더는 실질적으로 동일한 것을 특징으로 하는 수신 시스템.
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