KR20010077195A - Method for fabricating semiconductor device - Google Patents

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Abstract

PURPOSE: A method for fabricating a semiconductor device is provided to prevent a bridge between metal lines and to improve the yield, by preventing the generation of void in an ILD(Inter Layer Dielectric film). CONSTITUTION: A gate electrode(104) of polysilicon material is formed on a semiconductor substrate(100) by intervening a gate oxide(102). Then, the first ILD film(106a) of PEOX material is formed using a CVD(Chemical Vapor Deposition) process, and the second ILD film(106b) of O3USG material is formed. An RF sputter etching process is performed to etch a part of the ILD film on an overhang generation part. Then, the third ILD film(106c) of PE-TEOS material is formed to fill a space between gate electrodes, and then an ILD film(106) comprising the first and the second and the third ILD film is formed by planarizing the third ILD film with a CMP(Chemical Mechanical Polishing) method. A contact hole(h) is formed by etching the first and the second and the third ILD film in sequence to reveal a part of the surface of the substrate between the gate electrode, and a conductive plug(108) of W material is formed in the contact hole. Then, a metal line(110) is formed on the third ILD film to contact with the conductive plug.

Description

반도체 소자 제조방법{method for fabricating semiconductor device}Method for fabricating semiconductor device

본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 ILD막(inter layer dielectric film) 증착시 야기되는 보이드(void) 생성을 없애 주어 금속배선들 간의 불필요한 브리찌(bridge) 유발을 막고, 수율 향상을 이룰 수 있도록 한 반도체 소자 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and in particular, eliminates void generation caused by deposition of an interlayer dielectric film, thereby preventing unnecessary bridges between metal wires and improving yield. The present invention relates to a semiconductor device manufacturing method.

딥 서브마이크론(deep submicron) 시대로 접어들면서 반도체 소자의 집적도가 높아지게 되었고, 그 결과 단위 소자의 크기도 감소하게 되었다. 이로 인해, 소자와 소자간을 연결하기 위한 도전성 플러그의 크기와 금속 배선간의 간격 및 폭 또한 작아지고 있어, 현재는 반도체 소자 제조시 더 적은 면적에 더 많은 단위 소자를 집적화하기 위하여, W-플러그, Al-플로우 및 CMP(chemical mechanical polishing) 공정을 조합한 다층 배선 공정의 적용이 필연적으로 요구되고 있다.In the era of deep submicron, the integration of semiconductor devices has increased, and as a result, the size of unit devices has been reduced. As a result, the size of the conductive plug for connecting the device to the device and the spacing and width between the metal wirings are also reduced. In order to integrate more unit devices in a smaller area in manufacturing semiconductor devices, W-plug, There is an inevitable need to apply a multilayer wiring process that combines an Al-flow and chemical mechanical polishing (CMP) process.

도 1a 내지 도 1c에는 이와 관련된 종래의 반도체 소자 제조방법을 도시한 공정수순도가 제시되어 있다. 이를 참조하여 그 제조방법을 제 3 단계로 구분하여 구체적으로 살펴보면 다음과 같다.1A to 1C show a process flowchart showing a related art method of manufacturing a semiconductor device. Referring to this, the manufacturing method is described in detail by dividing into a third step as follows.

제 1 단계로서, 도 1a에 도시된 바와 같이 반도체 기판(10) 상에 게이트 산화막(12) 개제하여 폴리실리콘 재질의 게이트 전극(14)을 형성한다.As a first step, as shown in FIG. 1A, a gate oxide layer 12 is formed on the semiconductor substrate 10 to form a gate electrode 14 made of polysilicon.

제 2 단계로서, 도 1b에 도시된 바와 같이 CVD 공정을 이용하여 상기 결과물 전면에 ILD막(14)을 형성하고, CMP법으로 이를 평탄화한다. 상기 ILD막으로는 주로, BPSG의 단층 구조나 BPSG, PEOX, O3USG 등이 조합된 적층막 구조가 사용된다. 단, ILD막으로서 BPSG가 사용될 경우에는 막질 증착후 곧바로 리플로우 공정이 수반된다.As a second step, as shown in FIG. 1B, an ILD film 14 is formed on the entire surface of the resultant by using a CVD process and planarized by the CMP method. As the ILD film, a single layer structure of BPSG, a laminated film structure in which BPSG, PEOX, O 3 USG, or the like is mainly used is used. However, when BPSG is used as an ILD film, a reflow process is immediately followed by film quality deposition.

제 3 단계로서, 도 1c에 도시된 바와 같이 상기 게이트 전극(14) 사이의 기판(10) 표면이 소정 부분 노출되도록 ILD막(16)을 선택식각하여 콘택 홀(h)을 형성하고, 상기 콘택 홀(h) 내에 W 재질의 도전성 플러그(18)를 형성한 다음, 상기 도전성 플러그(18)와 접하도록 ILD막(16) 상의 소정 부분에 금속배선(20)을 형성하므로써, 본 공정 진행을 완료한다.As a third step, as shown in FIG. 1C, the ILD layer 16 is selectively etched to form a contact hole h so that the surface of the substrate 10 between the gate electrodes 14 is partially exposed, and the contact hole h is formed. By forming a conductive plug 18 made of W material in the hole h, and then forming a metal wiring 20 in a predetermined portion on the ILD film 16 to contact the conductive plug 18, this process is completed. do.

그러나, 상기 공정 수순에 의거하여 반도체 소자를 제조할 경우에는 공정 진행시 다음과 같은 문제가 발생된다.However, when fabricating a semiconductor device based on the above procedure, the following problem occurs during the process.

반도체 소자의 고집적화로 인해 게이트 전극(14) 간의 간격이 줄어듦에 따라 CVD 공정을 이용한 ILD막 증착시 갭 필(gap fill)능력이 저하되게 되어 게이트 전극(14) 간의 스페이스(space) 내에 보이드(void)(v)가 생기는 문제가 발생하게 된다. 상기 보이드(v)는 도 1b의 오버행(overhang) 부분(Ⅰ)에 증착되는 막질이 기판의 바닥으로 도착하는 입자를 방해함으로써 게이트 전극(14') 간의 스페이서 내에 ILD가 완전히 채워지기도 전에 입구가 막혀버리기 때문에 발생되는 것으로, 도 1b에는 이해를 돕기 위하여 ILD막(16) 내에 보이드(v)가 생성된 경우를 도시해 놓았다. 이때, 상기 보이드(v)는 길이 방향을 따라 길게 연장되도록 형성되는 것이 일반적이다.As the gap between the gate electrodes 14 decreases due to the high integration of semiconductor devices, the gap fill ability of the ILD film deposited using the CVD process is reduced, thereby voiding the space between the gate electrodes 14. (v) occurs. The void (v) is blocked by the entrance before the ILD is completely filled in the spacers between the gate electrodes 14 'by the film quality deposited in the overhang portion I of FIG. 1B interfering with the particles arriving at the bottom of the substrate. 1B shows a case in which voids v are generated in the ILD film 16 for better understanding. In this case, the void (v) is generally formed to extend in the longitudinal direction.

따라서, 이 상태에서 후속 배선 형성 공정을 진행하게 되면 콘택 홀(h)외에 보이드(v) 내에도 도전성 플러그(18)를 이루는 물질 즉, W이 채워지게 되므로 이것이 이후 서로 인접된 금속배선 간의 불필요한 브리찌를 만들게 되어, 라인 쇼트(line short)가 유발되는 또 다른 문제가 야기되게 된다.Therefore, when the subsequent wiring forming process is performed in this state, the material constituting the conductive plug 18, that is, W, is also filled in the void v in addition to the contact hole h. Making the bobber creates another problem that causes line shorts.

이러한 문제가 발생될 경우, 반도체 소자의 불량(fail) 유발로 인해 제품의 수율 저하가 뒤따르게 되므로, 이에 대한 개선책이 시급하게 요구되고 있다.When such a problem occurs, a decrease in the yield of the product is caused by a failure of the semiconductor device, and therefore, an improvement for this problem is urgently required.

이에 본 발명의 목적은, 반도체 소자의 다층 배선 제조시 ILD막을 2종류 이상의 적층막 구조(예컨대, "PEOX/O3USG/PE-TEOS"의 적층막 구조)로 가져가되, 최종막(예컨대, PE-TEOS) 증착 전에 RF 스퍼터 식각 공정을 더 추가해 주므로써, ILD 내에서의 보이드 발생을 막을 수 있도록 하여 금속배선 간의 브리찌 유발을 막고 수율 향상을 이룰 수 있도록 한 반도체 소자 제조방법을 제공함에 있다.Accordingly, an object of the present invention is to bring an ILD film into two or more laminated film structures (for example, a laminated film structure of "PEOX / O 3 USG / PE-TEOS") in manufacturing a multilayer wiring of a semiconductor device, and to obtain a final film (for example, By adding an RF sputter etching process before the deposition of PE-TEOS, it is possible to prevent voids in the ILD, thereby preventing the occurrence of bridging between metal interconnects and improving the yield. have.

도 1a 내지 도 1c는 종래의 반도체 소자 제조방법을 도시한 공정수순도,1A to 1C are process flowcharts showing a conventional method of manufacturing a semiconductor device,

도 2a 내지 도 2c는 본 발명에 의한 반도체 소자 제조방법을 도시한 공정수순도이다.2A to 2C are process flowcharts illustrating a method of manufacturing a semiconductor device according to the present invention.

상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에 게이트 산화막을 개제하여 게이트 전극을 형성하는 단계와; 상기 게이트 전극을 포함한 상기 기판 전면에 제 1 ILD막을 형성하는 단계와; 상기 제 1 ILD막 상에 제 2 ILD막을 형성하는 단계와; RF 스퍼터 식각을 실시하는 단계; 및 상기 게이트 전극 간의 스페이스가 충분히 채워지도록 상기 결과물 전면에 제 3 ILD막을 형성하는 단계로 이루어진 반도체 소자 제조방법이 제공된다.In order to achieve the above object, in the present invention, forming a gate electrode by interposing a gate oxide film on a semiconductor substrate; Forming a first ILD film over the entire substrate including the gate electrode; Forming a second ILD film on the first ILD film; Performing RF sputter etching; And forming a third ILD film on the entire surface of the resultant product so that the space between the gate electrodes is sufficiently filled.

이때, 제 1 ILD막은 300 ±30Å 두께의 PEOX 재질로 형성하는 것이 바람직하고, 제 2 ILD막은 1500 ±150Å 두께의 O3USG 재질로 형성하는 것이 바람직하며, 제 3 ILD막은 13000 ±1300Å 두께의 PE-TEOS 재질로 형성하는 것이 바람직하다. 그리고, RF 스퍼터 식각은 산화막(PEOX)을 기준으로 했을 때 그 식각량이 400 ±40Å의 두께 범위를 유지하도록 실시하는 것이 바람직하다.In this case, the first ILD film is preferably formed of a PEOX material having a thickness of 300 ± 30 kPa, the second ILD film is preferably formed of an O 3 USG material having a thickness of 1500 ± 150 kPa, and the third ILD film is a PE having a thickness of 13000 ± 1300 kPa. It is preferable to form with TEOS material. In addition, the RF sputter etching is preferably performed so that the etching amount maintains the thickness range of 400 ± 40 kPa based on the oxide film PEOX.

상기 공정을 적용하여 반도체 소자를 제조할 경우, 제 1 및 제 2 ILD막 증착후 실시되는 RF 스퍼터 식각에 의해 오버행 발생 부위가 일정 두께 식각되어져 게이트 전극 사이의 스페이스 입구가 넓어진 효과를 얻을 수 있게 되므로 후속 제 3ILD막 증착시 갭 필이 용이하게 되고, 그 결과 보이드 생성이 이루어지지 않게 된다.In the case of manufacturing the semiconductor device by applying the above-described process, an overhang occurrence region is etched by a certain thickness by RF sputter etching performed after the deposition of the first and second ILD films, thereby obtaining an effect of widening the space inlet between the gate electrodes. In the subsequent deposition of the third ILD film, the gap fill is facilitated, and as a result, no void generation occurs.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail a preferred embodiment of the present invention.

도 2a 내지 도 2c는 본 발명에서 제안된 반도체 소자 제조방법을 도시한 공정수순도를 나타낸 것이다. 이를 참조하여 그 제조방법을 제 3 단계로 구분하여 구체적으로 살펴보면 다음과 같다.2A to 2C show a process flowchart showing the method of manufacturing a semiconductor device proposed in the present invention. Referring to this, the manufacturing method is described in detail by dividing into a third step as follows.

제 1 단계로서, 도 2a에 도시된 바와 같이 반도체 기판(100) 상에 게이트 산화막(102) 개제하여 폴리실리콘 재질의 게이트 전극(104)을 형성한다. 이어, CVD 공정을 이용하여 상기 결과물 전면에 PEOX 재질의 제 1 ILD막(106a)을 형성하고, 그 위에 다시 O3USG 재질의 제 2 ILD막(106b)을 형성한다. 이때, 제 1 ILD막(106a)은 300 ±30Å의 두께로 형성되고, 제 2 ILD막(106b)은 1500 ±150Å의 두께로 형성된다.As a first step, as shown in FIG. 2A, a gate oxide film 102 is formed on the semiconductor substrate 100 to form a gate electrode 104 made of polysilicon. Subsequently, a first ILD film 106a made of PEOX is formed on the entire surface of the resultant using a CVD process, and a second ILD film 106b made of O 3 USG is formed thereon. At this time, the first ILD film 106a is formed to a thickness of 300 ± 30 GPa, and the second ILD film 106b is formed to a thickness of 1500 ± 150 GPa.

제 2 단계로서, 도 2b에 도시된 바와 같이 산화막(PEOX)을 기준으로 했을 때 그 식각량이 400 ±40Å 정도 되도록 RF 스퍼터 식각 공정을 실시한다. 그 결과, 오버행 발생 부위(Ⅰ)의 ILD막이 일정 두께 식각처리된다. 이 과정에서 다른 부분의 ILD막도 일정 두께 식각되기는 하나 오버행 발생 부위에 비해 제거되는 량이 현저히 작으므로 여기서는 이와 관련된 구체적인 언급은 피한다. 이와 같이, 별도의 식각 공정을 통해 오버행 발생 부위의 ILD막을 인위적으로 식각처리한 것은 게이트전극(104) 사이의 스페이스 입구를 넓혀 주어 후속 ILD막 증착시 갭 필이 보다 용이하게 이루어지도록 하기 위함이다. 이어, 상기 게이트 전극(104) 간의 스페이스가 충분히 채워지도록 상기 결과물 전면에 PE-TEOS 재질의 제 3 ILD막(106c)을 형성하고 이를 CMP법으로 평탄화하여, 제 1 내지 제 3 ILD막(106a),(106b),(106c)으로 구성된 ILD막(106)를 형성한다. 이때, 제 3 ILD막(106c)은 13000 ±1300Å의 두께로 형성된다.As a second step, as shown in FIG. 2B, an RF sputter etching process is performed such that the etching amount is about 400 ± 40 kPa when the oxide film PEOX is used as a reference. As a result, the ILD film of the overhang generation site I is subjected to a constant thickness etching process. In this process, other portions of the ILD film are also etched to a certain thickness, but since the amount of removal is significantly smaller than that of the overhang generating region, detailed description thereof is avoided here. As described above, the artificial etching of the ILD film of the overhang generating region through a separate etching process is performed to widen the space inlet between the gate electrodes 104 so that the gap fill is more easily performed during the subsequent deposition of the ILD film. Subsequently, a third ILD film 106c made of PE-TEOS material is formed on the entire surface of the resultant material so that the space between the gate electrodes 104 is sufficiently filled, and then planarized by the CMP method to form the first to third ILD films 106a. An ILD film 106 composed of (106b) and (106c) is formed. At this time, the third ILD film 106c is formed to a thickness of 13000 ± 1300 kPa.

제 3 단계로서, 도 2c에 도시된 바와 같이 상기 게이트 전극(104) 사이의 기판(100) 표면이 소정 부분 노출되도록 제 1 내지 제 3 ILD막(106a),(106b),(106c)을 순차 식각하여 콘택 홀(h)을 형성하고, 상기 콘택 홀(h) 내에 W 재질의 도전성 플러그(108)를 형성한 다음, 상기 도전성 플러그(108)와 접하도록 제 3 ILD막(106c) 상의 소정 부분에 금속배선(110)을 형성하므로써, 본 공정 진행을 완료한다.As a third step, as shown in FIG. 2C, the first to third ILD films 106a, 106b, and 106c are sequentially disposed so that the surface of the substrate 100 between the gate electrodes 104 is partially exposed. Etching forms a contact hole (h), and forms a conductive plug 108 of W material in the contact hole (h), and then a predetermined portion on the third ILD film (106c) to contact the conductive plug 108 The process of the present process is completed by forming the metal wiring 110 in the.

이와 같이 공정을 진행할 경우, 제 1 및 제 2 ILD막(106a),(106b) 증착후 실시되는 RF 스퍼터 식각으로 인해 오버행 발생 부위(Ⅰ)가 일정 두께 식각되어져 게이트 전극(104) 사이의 스페이스 입구가 넓어진 효과를 얻을 수 있게 되므로, 제 3 ILD막(106c) 증착시 갭 필 능력을 향상시킬 수 있게 되어 ILD막(106) 내에 보이드가 생성되는 것을 근본적으로 막을 수 있게 된다. 그 결과, 서로 인접된 금속배선 간에 브리찌가 유발되는 것을 방지할 수 있게 되므로 수율 향상을 이룰 수 있게 된다.When the process is performed in this way, an overhang occurrence region (I) is etched by a predetermined thickness due to the RF sputter etching performed after the deposition of the first and second ILD films 106a and 106b, and thus the space entrance between the gate electrodes 104 is formed. Since a wider effect can be obtained, the gap fill capability can be improved during deposition of the third ILD film 106c, thereby essentially preventing voids from being generated in the ILD film 106. As a result, it is possible to prevent the bridging between the metal wiring adjacent to each other, thereby achieving a yield improvement.

이상에서 살펴본 바와 같이 본 발명에 의하면, 다층 배선 제조시 ILD막을 "PEOX/O3USG/PE-TEOS"의 적층막 구조로 가져가되, O3USG 증착 후 RF 스퍼터 식각 공정을 더 추가해 주므로써, 게이트 전극 사이에 필링(filling)된 ILD 내에 보이드가 생성되는 것을 방지할 수 있게 되므로, 금속배선들 간의 불필요한 브리찌 유발을 막을 수 있게 되고 수율 향상을 이룰 수 있게 된다.As described above, according to the present invention, the ILD layer has a laminate structure of "PEOX / O 3 USG / PE-TEOS" in the manufacture of multilayer wiring, but by adding an RF sputter etching process after O 3 USG deposition. Since voids can be prevented from being generated in the ILD filled between the gate electrodes, it is possible to prevent unnecessary bridging between the metal wires and to improve yield.

Claims (6)

반도체 기판 상에 게이트 산화막을 개제하여 게이트 전극을 형성하는 단계와;Forming a gate electrode by interposing a gate oxide film on the semiconductor substrate; 상기 게이트 전극을 포함한 상기 기판 전면에 제 1 ILD막을 형성하는 단계와;Forming a first ILD film over the entire substrate including the gate electrode; 상기 제 1 ILD막 상에 제 2 ILD막을 형성하는 단계와;Forming a second ILD film on the first ILD film; RF 스퍼터 식각을 실시하는 단계; 및Performing RF sputter etching; And 상기 게이트 전극 간의 스페이스가 충분히 채워지도록 상기 결과물 전면에 제 3 ILD막을 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.And forming a third ILD film on the entire surface of the resultant product so that the space between the gate electrodes is sufficiently filled. 제 1항에 있어서, 상기 제 1 ILD막은 300 ±30Å 두께의 PEOX 재질로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.The method of claim 1, wherein the first ILD layer is formed of a PEOX material having a thickness of 300 ± 30 μs. 제 1항에 있어서, 상기 제 2 ILD막은 1500 ±150Å 두께의 O3USG 재질로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.The method of claim 1, wherein the second ILD layer is formed of an O 3 USG material having a thickness of 1500 ± 150 μs. 제 1항에 있어서, 상기 제 3 ILD막은 13000 ±1300Å 두께의 PE-TEOS 재질로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.The method of claim 1, wherein the third ILD layer is formed of a PE-TEOS material having a thickness of 13000 ± 1300 GPa. 제 1항에 있어서, 상기 RF 스퍼터 식각은 산화막을 기준으로 했을 때 그 식각량이 400 ±40Å의 두께 범위를 유지하도록 실시하는 것을 특징으로 하는 반도체 소자 제조방법.The method of claim 1, wherein the RF sputter etching is performed such that the etching amount maintains a thickness range of 400 ± 40 μs based on an oxide film. 제 5항에 있어서, 상기 산화막은 PEOX인 것을 특징으로 하는 반도체 소자 제조방법.The method of claim 5, wherein the oxide film is PEOX.
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