KR20010068794A - Use damascene process to method for manufacturing capacitor in semiconductor device - Google Patents

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Abstract

PURPOSE: A method for forming a capacitor of a semiconductor device using a damascene process is provided to improve capacitance of a capacitor by making a dielectric layer remain on a side wall of a contact hole. CONSTITUTION: The third photoresist patterns are removed. The third poly silicone layer is formed on a front surface including the second contact hole. The third poly silicone layer is selectively etched and removed so that the second interlayer dielectric(28) is exposed on a surface thereof by using a chemical mechanical polishing process. A storage electrode(32) is formed so as for the third poly silicon layer to remain on a side wall of the contact hole and the second contact hole. An interlayer dielectric having an opening part is formed on a semiconductor substrate. A photoresist pattern is formed on the interlayer dielectric by using a damascene process. When the interlayer dielectric is partially removed by using the photoresist pattern as a mask, a side wall of the opening part remains as it is. A conductive layer is formed on the opening part and a side wall of the opening part.

Description

다마신 공정을 이용한 반도체 소자의 커패시터 형성방법{USE DAMASCENE PROCESS TO METHOD FOR MANUFACTURING CAPACITOR IN SEMICONDUCTOR DEVICE}USE DAMASCENE PROCESS TO METHOD FOR MANUFACTURING CAPACITOR IN SEMICONDUCTOR DEVICE

본 발명은 반도체 소자에 관한 것으로, 특히 커패시터의 용량을 향상시키는데 적당한 다마신(damascene) 공정을 이용한 반도체 소자의 커패시터 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method of manufacturing a capacitor of a semiconductor device using a damascene process suitable for improving the capacity of a capacitor.

일반적으로 반도체 메모리 소자의 고집적화가 진행되어 감에 따라 대용량의 커패시터가 요구되게 되었고, 이에 따라 커패시터 유효면적을 증대시키거나 커패시터의 유전체막의 두께를 얇게 하거나 유전상수가 높은 유전체막을 개발하는 등 여러 각도에서 많은 연구가 진행되어 왔다.In general, as the integration of semiconductor memory devices has progressed, large-capacity capacitors have been required. Therefore, from various angles, such as increasing the effective area of capacitors, thinning the dielectric film thickness of capacitors, or developing dielectric films with high dielectric constants. Many studies have been conducted.

커패시터의 유효면적을 증대시키기 위한 노력은 3차원 구조의 커패시터를 제안하기에 이르렀는데, 이러한 3차원 구조에는 핀(Fin)구조, 원통형 구조, 트랜치 구조등 여러 가지가 있다.Efforts to increase the effective area of capacitors have led to the proposal of three-dimensional capacitors, which include a fin structure, a cylindrical structure, and a trench structure.

디램(DRAM)은 MOS 기술을 이용하여 만들어지며 대용량, 저전력 그리고 보통 정도의 동작속도를 갖는 메모리 소자이다. 플립플롭에 정보가 저장되어 있는 SRAM과는 달리 디램은 작은 MOS 용량에 1과 0으로 충전되며, 일정시간이 지난후에 기억내용이 방전되므로 메모리 셀을 재충전하여야 한다.DRAM is a memory device made using MOS technology and has a large capacity, low power, and moderate operation speed. Unlike SRAMs, which store information on flip-flops, DRAMs are charged with 1s and 0s in small MOS capacities, and memory cells must be recharged after a certain amount of time.

그리고 디램이 고집적화 되면서 커패시터의 크기는 감소하는 반면, 셀당 필요로 하는 축전용량은 거의 변화지 않고 있다. 따라서, 커패시터의 축전용량을 높이기 위해 전극의 단면적을 증가 시켜야 하고 그 중에서도 고진공 열처리를 이용한 HSG(Hemispherical-ground) 실리콘을 전극에 형성하는 방법이 연구되어 있다.And as DRAMs become more integrated, the size of capacitors decreases, while the capacitance required per cell remains virtually unchanged. Therefore, in order to increase the capacitance of the capacitor, the cross-sectional area of the electrode must be increased, and among them, a method of forming HSG (Hemispherical-ground) silicon on the electrode using high vacuum heat treatment has been studied.

이하, 첨부된 도면을 참조하여 종래의 반도체 소자의 커패시터 제조방법에 대하여 설명하면 다음과 같다.Hereinafter, a capacitor manufacturing method of a conventional semiconductor device will be described with reference to the accompanying drawings.

도 1a 내지 도 1d는 종래의 반도체 소자의 커패시터 제조방법을 나타낸 공정 단면도이다.1A to 1D are cross-sectional views illustrating a method of manufacturing a capacitor of a conventional semiconductor device.

먼저, 도 1a에 도시한 바와 같이 반도체 기판(1)에 액티브 영역 및 필드 영역을 정의한 후, 상기 필드 영역에 로코스(LOCOS : Local Oxidation of Silicon) 공정을 이용하여 소자격리 영역으로 이용되는 필드 산화막(2)을 형성한다.First, as shown in FIG. 1A, an active region and a field region are defined in the semiconductor substrate 1, and then a field oxide layer is used as a device isolation region by using a LOCOS (Local Oxidation of Silicon) process in the field region. (2) is formed.

이어, 액티브 영역의 소정부분에 열산화 공정을 이용하여 게이트 절연막(도면에 도시하지 않았음)을 형성하고, 상기 게이트 절연막상에 제 1 폴리 실리콘층과 캡 절연막(도면에 도시하지 않았음)을 차례로 증착한다. 그리고 포토리소그래피 공정을 이용하여 상기 제 1 폴리 실리콘층과 캡 절연막을 선택적으로 식각 제거하여 복수개의 게이트 전극(3)을 형성한다.Subsequently, a gate insulating film (not shown) is formed on a predetermined portion of the active region using a thermal oxidation process, and a first polysilicon layer and a cap insulating film (not shown) are formed on the gate insulating film. Deposition in turn. The plurality of gate electrodes 3 are formed by selectively etching away the first polysilicon layer and the cap insulating layer using a photolithography process.

이어서, 상기 게이트 전극(3)을 포함한 전면에 절연막을 형성한 후, 에치백 공정을 이용하여 상기 게이트 전극(3) 측면에 절연막 측벽(4)을 형성한다. 이때, 상기 절연막 측벽(4)은 실리콘 질화막을 사용한다.Subsequently, after the insulating film is formed on the entire surface including the gate electrode 3, an insulating film sidewall 4 is formed on the side of the gate electrode 3 by using an etch back process. At this time, the insulating film sidewall 4 uses a silicon nitride film.

그리고 상기 게이트 전극(3) 및 절연막 측벽(4)을 마스크로 하여 불순물 이온주입 공정을 통해 소오스/드레인 영역을 형성한 후, 상기 게이트 전극(3)을 포함한 전면에 평탄화 공정을 이용하여 제 1 층간 절연막(5)을 형성한다. 이때, 상기 제 1 층간 절연막(5)은 CVD(Chemical Vapor Deposition) 산화막을 사용한다.The source / drain regions are formed through the impurity ion implantation process using the gate electrode 3 and the insulating film sidewall 4 as a mask, and then the first interlayer is formed on the entire surface including the gate electrode 3 using a planarization process. The insulating film 5 is formed. In this case, the first interlayer insulating film 5 uses a CVD (chemical vapor deposition) oxide film.

이어, 도 1b에 도시한 바와 같이 상기 제 1 층간 절연막(5)상에 포토레지스트를 증착하고, 상기 포토레지스트에 노광 및 현상공정을 이용하여 제 1 포토레지스트 패턴(도면에 도시하지 않았음)을 형성한 후, 상기 제 1 포토레지스트 패턴을 마스크로 상기 기판(1) 표면이 소정부분 노출되도록 상기 제 1 층간 절연막(5)을 식각 제거하여 제 1 콘택홀(6)을 형성한다.Subsequently, as shown in FIG. 1B, a photoresist is deposited on the first interlayer insulating film 5, and the first photoresist pattern (not shown) is exposed to the photoresist using an exposure and development process. After forming, the first interlayer insulating layer 5 is etched away to expose a predetermined portion of the surface of the substrate 1 using the first photoresist pattern as a mask to form a first contact hole 6.

이어서, 상기 제 1 콘택홀(6)을 포함한 상기 제 1 층간 절연막(5)상에 제 2 폴리 실리콘층을 증착하고, 선택적으로 패터닝하여 비트 라인(7)을 형성한 후, 상기 비트 라인(7)을 포함한 전면에 제 2 층간 절연막(8)을 형성한다. 그리고 상기 제 2 층간 절연막(8)상에 포토레지스트를 증착하고, 노광 및 현상공정을 이용하여 제 2 포토레지스트 패턴(9)을 형성한다.Subsequently, a second polysilicon layer is deposited on the first interlayer insulating film 5 including the first contact hole 6, and selectively patterned to form a bit line 7, followed by the bit line 7. The second interlayer insulating film 8 is formed on the entire surface including the (). Then, a photoresist is deposited on the second interlayer insulating film 8, and the second photoresist pattern 9 is formed by using an exposure and development process.

이어, 도 1c에 도시한 바와 같이 상기 제 2 포토레지스트 패턴(9)을 마스크로 하여 상기 기판(1) 표면이 소정부분 노출되도록 상기 제 1, 제 2 층간 절연막(5)(8)을 선택적으로 식각 제거하여 제 2 콘택홀을 형성한다. 그리고 상기 제 2 콘택홀을 포함한 제 2 층간 절연막(8)상에 제 3 폴리 실리콘층(10)을 형성하고, 상기 제 3 폴리 실리콘층(10)상의 소정영역에 제 3 포토레지스트 패턴(11)을 형성한다.Subsequently, as shown in FIG. 1C, the first and second interlayer insulating films 5 and 8 are selectively selected so that the surface of the substrate 1 is partially exposed using the second photoresist pattern 9 as a mask. The etching is removed to form a second contact hole. The third polysilicon layer 10 is formed on the second interlayer insulating layer 8 including the second contact hole, and the third photoresist pattern 11 is formed in a predetermined region on the third polysilicon layer 10. To form.

이어서, 도 1d에 도시한 바와 같이 상기 제 3 포토레지스트 패턴(11)을 마스크로 하여 상기 제 3 폴리 실리콘층(10)을 선택적으로 식각 제거하여 스토리지 전극(10a)을 형성한다.Subsequently, as illustrated in FIG. 1D, the third polysilicon layer 10 is selectively etched away using the third photoresist pattern 11 as a mask to form a storage electrode 10a.

이후, 도면에는 도시하지 않았지만 상기 스토리지 전극(10a)상에 유전체막을 형성하고, 상기 유전체막상에 상부 전극을 형성하여 DRAM 소자를 완성한다.Subsequently, although not shown in the drawings, a dielectric film is formed on the storage electrode 10a, and an upper electrode is formed on the dielectric film to complete the DRAM device.

상기와 같은 종래의 반도체 소자의 커패시터 제조방법에 있어서는 반도체 메모리 소자의 고집적화가 진행되어 감에 따라 폴리 실리콘의 패턴 사이즈가 점차로 감소하게 되어 대용량의 커패시터 형성이 어렵다.In the conventional method of manufacturing a capacitor of a semiconductor device as described above, as the integration of semiconductor memory devices increases, the pattern size of the polysilicon gradually decreases, making it difficult to form a large capacity capacitor.

특히 DRAM이 고집적화 되면서 커패시터의 크기는 감소하는 반면, 셀당 필요로 하는 축전용량은 거의 변화지 않고 있다. 따라서, 축전용량 커패시터의 축전용량을 높이기 위해 전극의 단면적을 증가 시켜야 하나 폴리 실리콘의 패턴 사이즈가 점차로 작아지게 되어 대용량 커패시터 형성에 많은 어려움이 발생하였다.In particular, as DRAMs become more integrated, the size of capacitors decreases, while the capacitance required per cell is hardly changed. Therefore, in order to increase the capacitance of the capacitor, the cross-sectional area of the electrode must be increased, but the pattern size of the polysilicon gradually decreases, which causes a lot of difficulties in forming the capacitor.

본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로, 콘택홀 측벽에 절연층을 잔류하도록 하여 커패시터의 용량을 향상시키는데 적당한 다마신 공정을 이용한 반도체 소자의 커패시터 형성방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and an object of the present invention is to provide a method for forming a capacitor of a semiconductor device using a damascene process suitable for improving the capacity of the capacitor by remaining an insulating layer on the sidewall of the contact hole. .

도 1a 내지 도 1d는 종래의 반도체 소자의 커패시터 형성방법을 나타낸 공정 단면도1A to 1D are cross-sectional views illustrating a method of forming a capacitor of a conventional semiconductor device.

도 2a 내지 도 2e는 본 발명의 다마신 공정을 이용한 반도체 소자의 커패시터 형성방법을 나타낸 공정 단면도2A to 2E are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device using the damascene process of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

21 : 반도체 기판 22 : 필드 산화막21 semiconductor substrate 22 field oxide film

23 : 게이트 전극 24 : 절연막 측벽23 gate electrode 24 insulating film sidewall

25 : 제 1 층간 절연막 26 : 제 1 콘택홀25: first interlayer insulating film 26: first contact hole

27 : 비트 라인 28 : 제 2 층간 절연막27: bit line 28: second interlayer insulating film

29 : 제 2 포토레지스트 패턴 30a, 30b : 제 3 포토레지스트 패턴29: second photoresist pattern 30a, 30b: third photoresist pattern

31 : 콘택홀내에 잔류하는 제 2 층간 절연막31: second interlayer insulating film remaining in the contact hole

32 : 스토리지 전극32: storage electrode

이상에서 설명한 바와 같이 본 발명의 다마신 공정을 이용한 반도체 소자의 커패시터 형성방법은 반도체 기판상에 개구부를 갖는 층간 절연막을 형성하는 단계와, 상기 층간 절연막상에 다마신 공정을 이용하여 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스 패턴을 마스크로 하여 상기 층간 절연막을 소정부분 제거시 상기 개구부 측벽이 그대로 남아있도록 형성하는 단계와, 상기 개구부 및 개구부 측벽에 도전층을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.As described above, the method of forming a capacitor of a semiconductor device using the damascene process of the present invention includes forming an interlayer insulating film having an opening on a semiconductor substrate, and forming a photoresist pattern on the interlayer insulating film by using a damascene process. And forming the sidewalls of the openings while the predetermined portion of the interlayer insulating layer is removed using the photoresist pattern as a mask, and forming a conductive layer on the openings and the sidewalls of the openings. It features.

이하, 첨부된 도면을 참조하여 본 발명의 다마신 공정을 이용한 반도체 소자의 커패시터 제조방법에 대하여 보다 상세히 설명하면 다음과 같다.Hereinafter, a capacitor manufacturing method of a semiconductor device using the damascene process of the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2e는 본 발명의 다마신 공정을 이용한 반도체 소자의 커패시터 제조방법을 나타낸 공정 단면도이다.2A to 2E are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device using the damascene process of the present invention.

먼저, 도 2a에 도시한 바와 같이 반도체 기판(21)에 액티브 영역 및 필드 영역을 정의한 후, 상기 필드 영역에 로코스 공정을 이용하여 소자격리 영역으로 이용되는 필드 산화막(22)을 형성한다.First, as shown in FIG. 2A, an active region and a field region are defined in the semiconductor substrate 21, and then a field oxide film 22 used as a device isolation region is formed in the field region using a LOCOS process.

이어, 액티브 영역의 소정부분에 열산화 공정을 이용하여 게이트 절연막(도면에 도시하지 않았음)을 형성하고, 상기 게이트 절연막상에 제 1 폴리 실리콘층과 캡 절연막(도면에 도시하지 않았음)을 차례로 증착한다. 그리고 포토리소그래피 공정을 이용하여 상기 제 1 폴리 실리콘층과 캡 절연막을 선택적으로 식각 제거하여 복수개의 게이트 전극(23)을 형성한다.Subsequently, a gate insulating film (not shown) is formed on a predetermined portion of the active region using a thermal oxidation process, and a first polysilicon layer and a cap insulating film (not shown) are formed on the gate insulating film. Deposition in turn. The plurality of gate electrodes 23 are formed by selectively etching the first polysilicon layer and the cap insulating layer by using a photolithography process.

이어서, 상기 게이트 전극(23)을 포함한 전면에 절연막을 형성한 후, 에치백 공정을 이용하여 상기 게이트 전극(23) 측면에 절연막 측벽(24)을 형성한다. 이때, 상기 절연막 측벽(24)은 실리콘 질화막을 사용한다.Subsequently, an insulating film is formed on the entire surface including the gate electrode 23, and then an insulating film sidewall 24 is formed on the side of the gate electrode 23 using an etch back process. At this time, the insulating film sidewall 24 uses a silicon nitride film.

그리고 상기 게이트 전극(23) 및 절연막 측벽(24)을 마스크로 하여 불순물 이온주입 공정을 통해 소오스/드레인 영역을 형성한 후, 상기 게이트 전극(23)을 포함한 전면에 평탄화 공정을 이용하여 제 1 층간 절연막(25)을 형성한다. 이때, 상기 제 1 층간 절연막(25)은 CVD 산화막을 사용한다.The source / drain regions are formed through the impurity ion implantation process using the gate electrode 23 and the insulating film sidewall 24 as a mask, and then the first interlayer is formed on the entire surface including the gate electrode 23 by using the planarization process. The insulating film 25 is formed. In this case, the first interlayer insulating film 25 uses a CVD oxide film.

이어, 도 2b에 도시한 바와 같이 상기 제 1 층간 절연막(25)상에 포토레지스트를 증착하고, 상기 포토레지스트에 노광 및 현상공정을 이용하여 제 1 포토레지스트 패턴(도면에 도시하지 않았음)을 형성한 후, 상기 포토레지스트 패턴을 마스크로 상기 기판(21) 표면이 소정부분 노출되도록 상기 제 1 층간 절연막(25)을 식각 제거하여 제 1 콘택홀(26)을 형성한다.Subsequently, as shown in FIG. 2B, a photoresist is deposited on the first interlayer insulating layer 25, and a first photoresist pattern (not shown) is exposed to the photoresist using an exposure and development process. After the formation, the first interlayer insulating layer 25 is etched away so that the surface of the substrate 21 is partially exposed by using the photoresist pattern as a mask to form the first contact hole 26.

이어서, 상기 제 1 콘택홀(26)을 포함한 상기 제 1 층간 절연막(25)상에 제 2 폴리 실리콘층을 증착하고, 선택적으로 패터닝하여 비트 라인(27)을 형성한 후, 상기 비트 라인(27)을 포함한 전면에 제 2 층간 절연막(28)을 형성한다. 이때, 상기 제 2 층간 절연막(28)은 ILD(Inter layer direction)를 사용한다.Subsequently, a second polysilicon layer is deposited on the first interlayer insulating layer 25 including the first contact hole 26, and selectively patterned to form a bit line 27, and then the bit line 27. A second interlayer insulating film 28 is formed on the entire surface including the &lt; RTI ID = 0.0 &gt; In this case, the second interlayer insulating layer 28 uses an inter layer direction (ILD).

그리고 상기 제 2 층간 절연막(28)상에 포토레지스트를 증착하고, 노광 및 현상공정을 이용하여 제 2 포토레지스트 패턴(29)을 형성한다.A photoresist is deposited on the second interlayer insulating film 28, and the second photoresist pattern 29 is formed by using an exposure and development process.

이어, 도 2c에 도시한 바와 같이 상기 제 2 포토레지스트 패턴(29)을 마스크로 하여 상기 기판(21) 표면이 노출되도록 상기 제 1, 제 2 층간 절연막(25)(28)을 선택적으로 식각 제거하여 제 2 콘택홀을 형성한 후, 상기 제 2 포토레지스트 패턴(29)을 제거한다.Next, as illustrated in FIG. 2C, the first and second interlayer insulating layers 25 and 28 are selectively etched away so that the surface of the substrate 21 is exposed using the second photoresist pattern 29 as a mask. After the second contact hole is formed, the second photoresist pattern 29 is removed.

그리고 다마신 공정을 이용하여 상기 제 2 콘택홀을 포함한 제 2 층간 절연막(28)상에 제 3 포토레지스트를 증착한 후, 노광 및 현상공정을 이용하여 상기 제 3 포토레지스트를 선택적으로 패터닝하여 제 3 포토레지스트 패턴(30a, 30b)을 형성한다.And depositing a third photoresist on the second interlayer insulating film 28 including the second contact hole using a damascene process, and selectively patterning the third photoresist using an exposure and development process. 3 Photoresist patterns 30a and 30b are formed.

이어서, 도 2d에 도시한 바와 같이 상기 제 3 포토레지스트 패턴(30a)을 마스크로 하여 상기 제 2 층간 절연막(28)를 소정깊이로 식각 제거한다.Subsequently, as illustrated in FIG. 2D, the second interlayer insulating layer 28 is etched away to a predetermined depth using the third photoresist pattern 30a as a mask.

이때, 상기 제 2 콘택홀에 잔존하는 제 3 포토레지스트 패턴(30b)에 의해 참조부호(31)와 같이 콘택홀 측벽에 상기 제 2 층간 절연막(28)이 소량 잔류하게 된다.At this time, a small amount of the second interlayer insulating film 28 remains on the sidewalls of the contact holes as shown by the reference numeral 31 by the third photoresist pattern 30b remaining in the second contact holes.

이어, 도 2e에 도시한 바와 같이 상기 제 3 포토레지스트 패턴(30a, 30b)을 제거한 후, 상기 제 2 콘택홀을 포함한 전면에 제 3 폴리 실리콘층을 형성하고, CMP(Chemical Mechanical Polishing : 화학 기계적 경연 연마) 공정을 이용하여 상기 제 2 층간 절연막(28) 표면이 노출되도록 상기 제 3 폴리 실리콘층을 선택적으로 식각 제거하여 제 2 콘택홀 및 콘택홀 측벽에만 남도록 식각 제거하여 스토리지 전극(32)을 형성한다.Subsequently, after removing the third photoresist patterns 30a and 30b as shown in FIG. 2E, a third polysilicon layer is formed on the entire surface including the second contact hole, and CMP (Chemical Mechanical Polishing) Using a hard polishing process, selectively etching away the third polysilicon layer so that the surface of the second interlayer insulating film 28 is exposed and etching away so that only the second contact hole and the contact hole sidewall remain. Form.

이후, 도면에는 도시하지 않았지만 상기 스토리지 전극(32)상에 유전체막을 형성하고 상기 유전체막상에 상부 전극을 형성하여 DRAM 소자를 완성한다.Subsequently, although not shown in the drawings, a dielectric film is formed on the storage electrode 32 and an upper electrode is formed on the dielectric film to complete the DRAM device.

따라서, 커패시터의 표면적이 증가하므로 커패시터의 용량은 종래에 비해 4πrd(r : 커패시터 패턴의 반지름, d : 콘택홀내에 잔류하는 제 2 층간 절연막 높이) 만큼 증가한다.Therefore, since the surface area of the capacitor increases, the capacitance of the capacitor increases by 4πrd (r: radius of the capacitor pattern, d: second interlayer insulating film height remaining in the contact hole).

이상에서 설명한 바와 같이 본 발명의 다마신 공정을 이용한 커패시터 제조방법에 있어서는 다음과 같은 효과가 있다.As described above, the capacitor manufacturing method using the damascene process of the present invention has the following effects.

추가공정 없이 다마신 공정을 이용하여 콘택홀 측벽에 산화막이 소량 잔류되도록 하여 후 공정에서 스토리지 전극의 표면적을 증가시키므로 커패시터의 용량을향상시킬 수 있다.By using a damascene process without a further process, a small amount of oxide film remains on the sidewalls of the contact hole, thereby increasing the surface area of the storage electrode in a subsequent process, thereby improving the capacity of the capacitor.

여기서, 커패시터의 용량은 종래에 비해 4πrd(r : 커패시터 패턴의 반지름, d : 콘택홀 측벽에 잔류하는 제 2 층간 절연막 높이) 만큼 증가시킬 수 있다.Here, the capacitance of the capacitor can be increased by 4πrd (r: radius of the capacitor pattern, d: height of the second interlayer insulating film remaining on the contact hole sidewall).

Claims (3)

반도체 기판상에 개구부를 갖는 층간 절연막을 형성하는 단계와;Forming an interlayer insulating film having an opening on the semiconductor substrate; 상기 층간 절연막상에 다마신 공정을 이용하여 포토레지스트 패턴을 형성하는 단계와;Forming a photoresist pattern on the interlayer insulating film using a damascene process; 상기 포토레지스 패턴을 마스크로 하여 상기 층간 절연막을 소정부분 제거시 상기 개구부 측벽이 그대로 남아있도록 형성하는 단계와;Forming sidewalls of the openings while the predetermined portion of the interlayer insulating layer is removed using the photoresist pattern as a mask; 상기 개구부 및 개구부 측벽에 도전층을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 콘택홀을 이용한 반도체 소자의 커패시터 제조방법.And forming a conductive layer in the openings and the sidewalls of the openings. 제 1 항에 있어서,The method of claim 1, 상기 도전층 형성시 상기 층간 절연막을 포함한 전면에 얇게 도포한 후, 선택적으로 식각 제거하여 상기 개구부 및 개구부 측벽에만 남도록 도전층을 형성하는 것을 특징으로 하는 콘택홀을 이용한 반도체 소자의 커패시터 제조방법.And forming a conductive layer on the entire surface including the interlayer insulating layer when the conductive layer is formed, and selectively etching to remove the conductive layer so that the conductive layer remains only on the opening and the sidewall of the opening. 제 2 항에 있어서,The method of claim 2, 상기 도전층에 CMP 공정을 이용하여 상기 개구부 및 개구부 측벽에만 남도록 형성하는 것을 특징으로 하는 콘택홀을 이용한 반도체 소자의 커패시터 제조방법.The method of manufacturing a capacitor of a semiconductor device using a contact hole, characterized in that the conductive layer is formed so as to remain only in the opening and the sidewall of the opening using a CMP process.
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