KR20010064086A - A method for fabricating damascene gate type mos transistor - Google Patents
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Abstract
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자를 이루는 가장 기본적인 소자인 모스 트랜지스터 제조 공정에 관한 것이며, 더 자세히는 대머신(damascene) 게이트형 모스 트랜지스터 제조 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a MOS transistor manufacturing process, which is a most basic element constituting a semiconductor device, and more particularly, to a manufacturing process of a damascene gate type MOS transistor.
일반적으로, 모스 트랜지스터의 게이트 전극을 형성함에 있어서, 도핑된 폴리실리콘(doped polysilicon)을 사용해 왔다. 그러나, 반도체 소자의 고집적화에 따라 소자를 이루는 패턴이 미세화 되고 있으며, 최근에는 0.15㎛ 선폭 이하까지 미세화가 진행되고 있다. 이에 따라, 통상적인 전극 형성시 사용되어 온 도핑된 폴리실리콘은 그 자체의 높은 비저항 특성으로 인하여 지연 시간이 길기 때문에 빠른 동작을 요구하는 반도체 소자에 적용하기가 어려운 문제점이 있었다.In general, doped polysilicon has been used in forming the gate electrode of the MOS transistor. However, with the higher integration of semiconductor devices, the patterns constituting the devices have been miniaturized, and in recent years, miniaturization has been progressed to 0.15 µm or less. Accordingly, the doped polysilicon used in conventional electrode formation has a problem in that it is difficult to be applied to a semiconductor device requiring fast operation because of a long delay time due to its high resistivity.
이러한 문제점은 반도체 장치의 고집적화에 따라 더욱 심각한 문제로 대두되고 있으며, 이를 개선하기 위하여 1기가 디램(DRAM)급 이상의 반도체 소자 제조시 전극 재료로서 비저항이 낮은 티타늄 실리사이드(TiSix), 텅스텐(W) 등의 금속계 물질의 적용이 유력시되고 있다.This problem has become a more serious problem due to the high integration of semiconductor devices, and to improve this problem, titanium silicide (TiSix), tungsten (W), etc., which have low resistivity as an electrode material when manufacturing semiconductor devices of 1 Gigabit DRAM or more. The application of metal-based materials has been promising.
그러나, 이와 같은 티타늄 실리사이드, 텅스텐 등을 사용하여 게이트 전극을 형성할 경우 다음과 같은 근본적인 문제를 안고 있다. 게이트 산화막(gate oxide) 상에 금속계 물질막을 포함하는 게이트 전극 물질을 증착하고, 게이트 전극 마스크를 이용하여 이들을 패터닝할 때 게이트 산화막의 열화가 발생하는데, 이를 보상하기 위하여 게이트 구조를 재산화시키게 된다. 그런데, 게이트 재산화 공정시 금속계 물질막의 이상산화 현상이 유발되어 부도체를 형성하고 패터닝된 게이트 전극의 프로파일을 열화시키는 문제점이 있었다.However, when forming a gate electrode using such a titanium silicide, tungsten or the like has the following fundamental problems. Degradation of the gate oxide film occurs when depositing a gate electrode material including a metal-based material film on the gate oxide and patterning the gate electrode material by using a gate electrode mask, thereby recalculating the gate structure. However, in the gate reoxidation process, an abnormal oxidation phenomenon of the metal-based material film is induced to form an insulator and deteriorate the profile of the patterned gate electrode.
대머신 게이트 기술은 이러한 문제점들을 해결할 수 있는 대안으로 부각되고 있다. 대머신 게이트를 채용한 모스 트랜지스터는 소오스/드레인이 게이트 저면보다 높게 형성되기 때문에 선택적 에피택셜 성장 기술을 사용하여 소오스/드레인을 상승시키지 않더라도 단채널 효과에 대한 면역성을 확보할 수 있으며, 반도체 소자의 디자인 룰(design rule) 축소에 따른 사진 및 식각 공정의 마진(margin)을 확보에 유리한 장점을 가지고 있다.Alternative machine gate technology is emerging as an alternative to solve these problems. Since the source / drain is formed higher than the bottom of the gate, the MOS transistor adopting the damascene gate can secure the immunity to the short channel effect even if the source / drain is not increased by using the selective epitaxial growth technique. It has an advantage in securing a margin of the photo and etching process due to the reduction of design rules.
첨부된 도면 도 1은 종래기술에 따라 제조된 대머신 게이트형 모스 트랜지스터의 단면을 도시한 것으로, 종래의 대머신 게이트형 모스 트랜지스터는 그 게이트 하부 모서리 부분(A)에 게이트 전계가 집중되어 게이트 산화막(15)이 열화되는 문제점이 있었다. 미설명 도면 부호 '10'은 실리콘 기판, '11'은 필드 산화막, '12'는 소오스/드레인, '13'은 게이트 측벽 스페이서, '14'는 층간절연막, '16'은 게이트 전극을 각각 나타낸 것이다.1 is a cross-sectional view of a large-machined gate type MOS transistor manufactured according to the related art. In the conventional large-machined gate type MOS transistor, a gate electric field is concentrated at a gate lower corner portion A of the gate oxide film. There was a problem that 15 was deteriorated. Unexplained reference numeral 10 denotes a silicon substrate, 11 denotes a field oxide film, 12 denotes a source / drain, 13 denotes a gate sidewall spacer, 14 denotes an interlayer insulating layer, and 16 denotes a gate electrode. will be.
본 발명은 대머신 게이트의 하부 모서리 영역에서 게이트 전계의 집중에 의해 게이트 절연막이 열화되는 것을 방지할 수 있는 대머신 게이트형 모스 트랜지스터 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a damascene gate type MOS transistor, which can prevent the gate insulating film from deteriorating due to concentration of a gate electric field in a lower edge region of the damascene gate.
도 1은 종래기술에 따라 제조된 대머신 게이트형 모스 트랜지스터의 단면도.1 is a cross-sectional view of a damascene gate type MOS transistor manufactured according to the prior art.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 대머신 게이트형 모스 트랜지스터 제조 공정도.2A to 2D are process diagrams illustrating a manufacturing gate type MOS transistor according to an exemplary embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
20 : 실리콘 기판 21 : 필드 산화막20 silicon substrate 21 field oxide film
22 : 희생 산화막 23 : 희생 폴리실리콘막22: sacrificial oxide film 23: sacrificial polysilicon film
24 : 게이트 측벽 스페이서 25 : 소오스/드레인24: gate sidewall spacer 25: source / drain
26 : 층간절연막 27 : 스페이서 게이트 절연막26 interlayer insulating film 27 spacer gate insulating film
28 : 게이트 절연막 29 : 게이트 전극용 금속막28 gate insulating film 29 gate metal film
상기의 기술적 과제를 해결하기 위한 본 발명의 특징적인 대머신 게이트형모스 트랜지스터 제조방법은, 소정의 하부층이 형성된 반도체 기판 상에 희생막을 형성하는 제1 단계; 게이트 전극 마스크를 사용하여 상기 희생막을 패터닝하는 제2 단계; 패터닝된 상기 희생막을 이온주입 마스크로 사용하여 제1 소오스/드레인 이온주입을 실시하는 제3 단계; 상기 제3 단계를 마친 전체 구조 상부에 층간절연막을 형성하는 제4 단계; 상기 희생막이 노출될 정도로 상기 층간절연막을 평탄화시키는 제5 단계; 상기 희생막을 제거하는 제6 단계; 상기 제6 단계 수행 후 노출된 상기 반도체 기판을 소정 깊이만큼 식각하여 대머신 게이트용 홈을 형성하는 제7 단계; 상기 대머신 게이트용 홈 측벽에 스페이서 게이트 절연막을 형성하는 제8 단계; 상기 스페이서 게이트 절연막이 형성된 상기 대머신 게이트용 홈 측벽 및 바닥에 게이트 절연막을 형성하는 제9 단계; 및 상기 게이트 절연막이 형성된 상기 대머신 게이트용 홈에 게이트 전극용 전도막을 매립하는 제10 단계를 포함하여 이루어진다.According to another aspect of the present invention, there is provided a method of manufacturing a large-scale gate-type MOS transistor, the method including: forming a sacrificial film on a semiconductor substrate on which a predetermined lower layer is formed; Patterning the sacrificial layer using a gate electrode mask; Performing a first source / drain ion implantation using the patterned sacrificial layer as an ion implantation mask; A fourth step of forming an interlayer insulating film on the entire structure after the third step; A fifth step of planarizing the interlayer insulating film so that the sacrificial film is exposed; A sixth step of removing the sacrificial layer; A seventh step of etching the semiconductor substrate exposed after the sixth step by a predetermined depth to form a groove for the gate of the machine tool; An eighth step of forming a spacer gate insulating film on the sidewalls of the dam gate; A ninth step of forming a gate insulating film on the sidewalls and bottoms of the grooves for the dam machine gate in which the spacer gate insulating film is formed; And a tenth step of burying a conductive film for a gate electrode in the groove for the gate of the dam where the gate insulating film is formed.
즉, 본 발명은 대머신 게이트 형성을 위한 홈(groove) 측벽에 스페이서 게이트 절연막을 형성한 상태에서 통상의 게이트 절연막을 형성함으로써 게이트 하부 모서리 부분의 게이트 절연막을 두껍게 형성한다. 따라서, 게이트 전계의 집중에 의한 게이트 절연막 열화 현상을 방지할 수 있다.That is, the present invention forms a thick gate insulating film at the lower edge portion of the gate by forming a conventional gate insulating film in a state in which a spacer gate insulating film is formed on a sidewall of a groove for forming a gate of the dam. Therefore, the phenomenon of deterioration of the gate insulating film due to concentration of the gate electric field can be prevented.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
첨부된 도면 도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 대머신 게이트형 모스 트랜지스터 제조 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.2A to 2D illustrate a process of manufacturing a damascene gate type MOS transistor according to an exemplary embodiment of the present invention, which will be described below with reference to the drawings.
본 실시예에 따른 대머신 게이트형 모스 트랜지스터 제조 공정은, 우선 도 2a에 도시된 바와 같이 필드 산화막(21)이 형성된 실리콘 기판(20) 상에 희생 산화막(22) 및 희생 폴리실리콘막(1000∼3000Å)(23)을 차례로 증착하고 게이트 전극 마스크를 사용한 사진 및 식각 공정을 통해 이를 패터닝한다. 이어서, 저농도 소오스/드레인 이온주입을 실시하고, 게이트 측벽 스페이서(24)를 형성한 다음, 고농도 소오스/드레인 이온주입을 실시한다. 계속하여, 전체 구조 상부에 층간절연막(26)을 형성하고, 희생 폴리실리콘막(23)이 노출될 정도로 층간절연막(26)을 평탄화시킨다. 층간절연막의 평탄화를 위해서 통상의 에치백(etch-back) 공정이나 화학·기계적 평탄화(CMP) 공정을 실시할 수 있다. 미설명 도면 부호 '25'는 LDD(lightly doped drain) 구조의 소오스/드레인을 나타낸 것이다.In the process of manufacturing a damascene gate type MOS transistor according to the present embodiment, first, as shown in FIG. 2A, the sacrificial oxide film 22 and the sacrificial polysilicon films 1000 to 1000 are formed on the silicon substrate 20 on which the field oxide film 21 is formed. 3000 Å) 23 are sequentially deposited and patterned through photolithography and etching using a gate electrode mask. Subsequently, low concentration source / drain ion implantation is performed, the gate sidewall spacer 24 is formed, and then high concentration source / drain ion implantation is performed. Subsequently, an interlayer insulating film 26 is formed over the entire structure, and the interlayer insulating film 26 is planarized to expose the sacrificial polysilicon film 23. In order to planarize the interlayer insulating film, a conventional etch-back process or a chemical / mechanical planarization (CMP) process may be performed. Reference numeral 25 denotes a source / drain of a lightly doped drain (LDD) structure.
다음으로, 도 2b에 도시된 바와 같이 희생 폴리실리콘막(23) 및 희생 산화막(22)을 차례로 제거하고, 채널 영역의 실리콘 기판(20)을 100∼3000Å 깊이만큼 식각하여 대머신 게이트용 홈을 형성한다. 이때, 희생 폴리실리콘막(23)의 제거는 건식 식각이나 습식 식각을 모두 적용할 수 있는데, 습식 식각을 적용하는 경우, NH4OH 계열의 에천트나 TMAH(tetramethyl ammonium hydroxides) 계열의 에천트를 사용할 수 있다.Next, as shown in FIG. 2B, the sacrificial polysilicon film 23 and the sacrificial oxide film 22 are sequentially removed, and the silicon substrate 20 in the channel region is etched by a depth of 100 to 3000 microns to form the groove for the damascene gate. Form. At this time, the removal of the sacrificial polysilicon film 23 may be applied to both dry etching and wet etching. When wet etching is applied, NH 4 OH-based etchant or TMAH (tetramethyl ammonium hydroxides) -based etchant may be used. Can be.
이어서, 도 2c에 도시된 바와 같이 대머신 게이트용 홈 측벽에 50∼300Å 두께의 스페이서 게이트 절연막(27)을 형성한다. 스페이서 게이트 절연막(27)으로는실리콘산화막, 실리콘질화막, 탄탈륨산화막(Ta2O5), 알루미나(Al2O3), BST((Ba1-xSrx)TiO3) 등의 절연막을 단층 또는 다층으로 사용할 수 있다.Subsequently, as shown in Fig. 2C, a spacer gate insulating film 27 having a thickness of 50 to 300 Å is formed on the sidewall of the groove for the gate of the dam. As the spacer gate insulating film 27, an insulating film such as a silicon oxide film, a silicon nitride film, a tantalum oxide film (Ta 2 O 5 ), alumina (Al 2 O 3 ), or BST ((Ba 1-x Sr x ) TiO 3 ) may be formed as a single layer or a multilayer. Can be used as
계속하여, 도 2d에 도시된 바와 같이 통상의 게이트 절연막(28) 및 게이트 전극용 금속막(2000∼7000Å)(29)을 차례로 형성하고, CMP 공정을 진행하여 게이트 전극용 금속막(29)이 대머신 게이트용 홈 내에만 잔류되도록 한다. 게이트 절연막(28)으로는 탄탈륨산화막(Ta2O5), 알루미나(Al2O3), BST((Ba1-xSrx)TiO3) 등의 절연막을 사용할 수 있으며, 게이트 전극용 금속막(29)으로는 WN, TiN, W, Al 등을 단층 또는 다층 구조로 적용할 수 있다.Subsequently, as shown in FIG. 2D, the normal gate insulating film 28 and the gate electrode metal films (2000 to 7000 microseconds) 29 are sequentially formed, and the CMP process is performed so that the gate electrode metal film 29 is formed. Only remain in the groove for the replacement gate. As the gate insulating film 28, insulating films such as a tantalum oxide film (Ta 2 O 5 ), alumina (Al 2 O 3 ), and BST ((Ba 1-x Sr x ) TiO 3 ) may be used, and the metal film for the gate electrode may be used. As (29), WN, TiN, W, Al, or the like can be applied in a single layer or a multilayer structure.
상기와 같은 공정을 통해 제조된 대머신 게이트형 모스 트랜지스터는 추가적인 스페이서 게이트 절연막(27)의 적용으로 인해 게이트 하부 모서리 영역에서 충분한 게이트 절연막 두께를 확보할 수 있게 된다.The Machining gate type MOS transistor manufactured through the above process can secure sufficient gate insulating film thickness in the lower edge region of the gate due to the application of the additional spacer gate insulating film 27.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
예컨대, 전술한 실시예에서는 대머신 게이트용 홈 형성을 위한 희생막으로 희생 산화막/희생 폴리실리콘막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 층간절연막과 식각 선택비를 가지는 다른 물질을 사용하는 경우에도 적용된다.For example, in the above-described embodiment, a sacrificial oxide film / sacrificial polysilicon film is used as a sacrificial film for forming a trench for a damascene gate as an example, but the present invention uses another material having an etch selectivity with an interlayer insulating film. This also applies.
또한, 전술한 실시예에서는 금속 게이트를 형성하는 경우를 일례로 들어 설명하였으나, 폴리실리콘 게이트, 폴리사이드 게이트, 실리사이드 게이트 등 게이트 전극 물질에 제한 없이 본 발명은 적용이 가능하다.In addition, in the above-described embodiment, a case of forming a metal gate has been described as an example. However, the present invention may be applied to a gate electrode material such as a polysilicon gate, a polyside gate, a silicide gate, and the like.
전술한 본 발명은 대머신 게이트의 하부 모서리 영역에서의 게이트 전계 집중에 의한 게이트 절연막 열화 현상을 방지하는 효과가 있으며, 이로 인하여 반도체 소자의 신뢰도를 향상시키는 효과가 있다.The present invention described above has the effect of preventing the gate insulating film degradation due to the concentration of the gate electric field in the lower corner region of the dam machine gate, thereby improving the reliability of the semiconductor device.
Claims (7)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990062207A KR20010064086A (en) | 1999-12-24 | 1999-12-24 | A method for fabricating damascene gate type mos transistor |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1019990062207A KR20010064086A (en) | 1999-12-24 | 1999-12-24 | A method for fabricating damascene gate type mos transistor |
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| Publication Number | Publication Date |
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| KR20010064086A true KR20010064086A (en) | 2001-07-09 |
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ID=19629759
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|---|---|---|---|
| KR1019990062207A KR20010064086A (en) | 1999-12-24 | 1999-12-24 | A method for fabricating damascene gate type mos transistor |
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100433492B1 (en) * | 2002-07-31 | 2004-05-31 | 동부전자 주식회사 | method for fabricating thin film transistor in semiconductor device |
| KR100477543B1 (en) * | 2002-07-26 | 2005-03-18 | 동부아남반도체 주식회사 | Method for forming short-channel transistor |
| KR100495668B1 (en) * | 2003-01-16 | 2005-06-16 | 삼성전자주식회사 | Semiconductor device and method for fabricating the same |
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-
1999
- 1999-12-24 KR KR1019990062207A patent/KR20010064086A/en not_active Application Discontinuation
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| CN104332406A (en) * | 2013-07-22 | 2015-02-04 | 中国科学院微电子研究所 | Semiconductor device and manufacturing method thereof |
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