KR20010061441A - Register Delay locked loop operating in high frequency - Google Patents

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Abstract

PURPOSE: A register delay fixed loop operating in high frequency is provided to materialize a delay fixed loop operating in the high frequency over 200MHz by removing the limitation about the clock cycle time. CONSTITUTION: The register delay fixed loop operating in high frequency includes an input buffer(200), a clock divider(600), a delay model portion(220), a frequency detector(620), a selector(610), a set up time delay portion(630), a phase comparator(230), a phase shift controller(240), a delay monitor(250), a delay fixed loop motor(260) and an output buffer(270). The input buffer(200) inputs the outer clock and buffs it. The clock divider(600) inputs the inner clock signal and generates the pulse appropriate to a clock cycle. The delay model portion(220) receives the feedback signal from the monitor(250) and generates the delay signal, dlic7_r. The frequency detector(620) inputs the output signal of the delay model portion(220), dlic7_r and the output signal of the clock divider(600), dlic4z_r. The selector(610) selects one of two clock cycle pulses. The set up time delay portion(630) compensates the frequency detection error of the frequency detector(620). The phase shift controller(240) controls the shift of delay of the delay monitor(250). The delay monitor(250) controls the output of the phase shift controller(240) and the delay of the input buffer(200). The delay fixed loop motor(260) activates the input buffer(200) and controls the set up time delay portion(630). The output buffer(270) inputs the output of the delay monitor(250) and generates the delay fixed loop clock.

Description

고주파에서 동작하는 레지스터 지연고정루프{Register Delay locked loop operating in high frequency}Register Delay locked loop operating in high frequency

본 발명은 반도체메모리 장치에 관한 것으로, 특히 지연고정루프에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a delay locked loop.

일반적으로 지연고정루프란 반도체메모리 장치에서 클록을 사용하는 동기식메모리의 내부클록을 에러없이 외부클록과 일치되게 하기 위해서 사용하는 회로이다. 즉 외부에서 들어오는 클록이 내부에서 사용될때 타이밍 딜레이가 발생하는데, 이 타이밍 딜레이를 제어하여 내부에서 사용하는 클록이 외부에서 들어오는 클록과 동일하게 동기되도록 하기 위해서 사용한다.In general, a delay locked loop is a circuit used to make an internal clock of a synchronous memory using a clock coincide with an external clock without error. That is, a timing delay occurs when an external clock is used internally. This timing delay is used to control the internal clock to be synchronized with an external clock.

도1a는 지연고정루프를 사용하지 않았을 때의 타이밍도이다.Fig. 1A is a timing diagram when no delay lock loop is used.

상기 도1a를 참조하여 지연고정루프의 원리에 대하여 살펴보면, 외부클록(clk)에 동기시켜 데이터를 출력하면 tAC만큼의 딜레이가 발생하며, tAC만큼 유효한 데이터의 윈도우(window)가 줄어든다. 저주파에서는 유효한 데이터의 윈도우 폭이 넓으므로 이 딜레이가 크게 중요하지 않으나, 고주파에서는 중요한 문제점으로 작용한다.Referring to FIG. 1A, a delay locked loop principle is described. When data is output in synchronization with an external clock clk, a delay as much as tAC is generated, and a window of valid data is reduced as much as tAC. This delay is not very important at low frequencies because the window width of valid data is wide, but it is an important problem at high frequencies.

도1b는 지연고정루프를 사용하였을 때의 타이밍도이다.Fig. 1B is a timing diagram when a delay locked loop is used.

상기 도1b를 참조하면, 외부클록(clk)을 tSHIFT만큼 딜레이시켜서 지연고정루프클록(DLL clk)을 만든다. 상기 지연고정루프클록(DLL clk)은 다음 외부클록을 기준으로 하면 tAC만큼 앞서는 클록이다. 따라서 지연고정루프클록(DLL clk)에 데이터를 동기시키면 외부클록(clk)의 에지에 맞추어 데이터를 출력하여 tAC를 개선할 수 있다. 상기 tSHIFT와 tAC와의 관계는 다음과 같다.Referring to FIG. 1B, a delay locked loop clock DLL clk is made by delaying the external clock clk by tSHIFT. The delay locked loop clock DLL clk is a clock that advances by tAC based on the next external clock. Therefore, when data is synchronized to the delay locked loop clock DLL clk, tAC can be improved by outputting data at the edge of the external clock clk. The relationship between the tSHIFT and tAC is as follows.

tSHIFT = tCK(한 클록 사이클) - tAC (tSHIFT ≥ 0)tSHIFT = tCK (one clock cycle)-tAC (tSHIFT ≥ 0)

도2는 종래기술의 레지스터 지연고정루프의 블록도이다.2 is a block diagram of a register delay locked loop of the prior art.

상기 도2를 참조하면, 종래기술의 레지스터 지연고정루프는 외부클록을 입력받아서 버퍼링하기 위한 입력버퍼(200)와, 입력버퍼(200)로부터의 내부클록신호를 입력받아서 한 클록 사이클에 해당하는 펄스를 생성하는 클록분주기(210)와, 딜레이모니터(250)으로부터 피드백된 신호를 받아서 보상하고자하는 딜레이만큼의 딜레이를 생성하기 위한 딜레이모델부(220)와, 상기 딜레이모델부(220)와 상기 클록분주기(210)의 출력을 입력받아서 두 신호의 라이징 에지를 비교하기 위한 위상비교기(230)와, 상기 위상비교기로부터의 제어신호를 입력받아서 딜레이모니터(250)의 딜레이를 좌측 또는 우측으로 쉬프트하는 것을 제어하기 위한 위상쉬프트제어기(240)와, 상기 위상쉬프트제어기(240)로부터의 출력과 상기 위상분주기로부터의 출력과 상기 입력버퍼로부터의 출력에 응답하여 딜레이를 조절하기 위한 딜레이모니터(250)와, 파워업신호(pwrup)와 지연고정루프비활성화 신호(dis_dll)와 셀프리프레쉬신호(selfrefd)와 지연고정루프리셋신호(dll_resetb) 를 입력받아 상기 입력버퍼(200)을 활성화하고 상기 딜레이모니터(250)를 제어하기 위한 지연고정루프발동기(260)와, 상기 입력버퍼(200)로부터의 출력과 상기 딜레이모니터(250)로부터의 출력을 입력받아서 지연고정루프클록을 생성하기 위한 출력버퍼(270)를 구비한다.Referring to FIG. 2, the register delay lock loop according to the related art has an input buffer 200 for receiving and buffering an external clock, and a pulse corresponding to one clock cycle by receiving an internal clock signal from the input buffer 200. A clock divider 210 for generating a delay signal, a delay model unit 220 for generating a delay equal to a delay to be compensated by receiving a signal fed back from the delay monitor 250, the delay model unit 220, and the delay model unit 220. A phase comparator 230 for receiving the output of the clock divider 210 to compare the rising edges of the two signals and a control signal from the phase comparator are input to shift the delay of the delay monitor 250 to the left or the right. Phase shift controller 240, an output from the phase shift controller 240, an output from the phase divider, and an output from the input buffer. In response to the output, the delay monitor 250 for adjusting the delay, a power-up signal pwrup, a delay locked loop deactivation signal dis_dll, a cell refresh signal selfrefd, and a delay locked loop preset signal dll_resetb are received. A delay locked loop motor 260 for activating the input buffer 200 and controlling the delay monitor 250, and an output from the input buffer 200 and an output from the delay monitor 250. And an output buffer 270 for generating a delay locked loop clock.

도3은 상기 종래기술의 레지스터 지연고정루프에 대한 타이밍도이다.Figure 3 is a timing diagram for the register delay locked loop of the prior art.

상기 도3을 참조하면, 외부클록에서 생성된 클록분주기의 출력신호 dlic4z_r의 라이징 에지와 딜레이를 거쳐서 피드백된 신호 dlic7_r의 라이징 에지를 비교한다. 두 신호의 라이징 에지가 일치하면 지연고정루프는 록킹(locking) 상태가 되며, 이 때 지연고정루프클록은 외부 클록에 대해 tAC만큼 앞서게 된다.Referring to FIG. 3, the rising edge of the output signal dlic4z_r of the clock divider generated in the external clock is compared with the rising edge of the signal dlic7_r fed back through the delay. When the rising edges of the two signals coincide, the delay locked loop is locked, and the delay locked loop clock is advanced by tAC with respect to the external clock.

도4는 종래기술의 레지스터 지연고정루프에 대한 문제점을 나타내는 타이밍도이다.Fig. 4 is a timing diagram showing a problem for the register delay locked loop of the prior art.

상기 도4를 참조하면, 외부 클록 사이클 타임(tCK)에 대한 동작범위의 한계가 있다. 즉 tDM(보상하고자 하는 딜레이) > tCK(한 클록 사이클)인 고주파에서는 지연고정루프가 정상적으로 동작하지 않는다. 그 이유는 다음과 같다. 도시한 것처럼 지연고정루프가 록킹(locking)되기 위해서는 상기 신호 dlic7_r을 왼쪽으로 쉬프트시켜야 한다. 그런데 이 신호는 딜레이모니터(250)에서 한개의 딜레이 유닛도 거치지 않은 상태(tSHIFT=0)이므로 왼쪽으로 쉬프트할 수 없다. tDM > tCK 이면tSHIFT < 0 이므로 상기 조건 tSHIFT≥ 0 에 어긋남을 볼 수 있다.Referring to FIG. 4, there is a limit of an operating range with respect to the external clock cycle time tCK. That is, at high frequencies where tDM (delay to compensate)> tCK (one clock cycle), the delay lock loop does not operate normally. The reason for this is as follows. As shown in the figure, the signal dlic7_r needs to be shifted to the left in order for the delay locked loop to be locked. However, the signal cannot be shifted to the left because no delay unit is passed through the delay monitor 250 (tSHIFT = 0). If tDM> tCK then tSHIFT <0 so the above condition tSHIFT You can see a deviation of ≥ 0.

따라서 보상하고자 하는 딜레이가 한 클록 사이클보다 큰 고주파에서는 동작 주파수의 한계를 가진다. 즉 tDM보다 작은 tCK, 바꾸어 말하면 1/tDM보다 높은 주파수에서는 지연고정루프가 정상적으로 동작하지 않는 문제점이 발생하게 된 것이다.Therefore, at high frequencies where the delay to be compensated is greater than one clock cycle, there is a limit on the operating frequency. That is, a problem occurs that the delay locked loop does not operate normally at a frequency of tCK smaller than tDM, that is, higher than 1 / tDM.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로써, 고주파에서 보상하고자하는 딜레이이가 한 클록사이클보다 큰 경우에도 동작할 수 있는 레지스터 지연고정루프를 제공하는데 그 목적이 있다.An object of the present invention is to provide a register delay locked loop that can operate even when a delay to be compensated at a high frequency is greater than one clock cycle.

도1a는 지연고정루프를 사용하지 않았을 때의 타이밍도,Fig. 1A is a timing diagram when no delay lock loop is used.

도1b는 지연고정루프를 사용하였을 때의 타이밍도,1B is a timing diagram when a delay locked loop is used;

도2는 종래기술의 레지스터 지연고정루프의 블록도,2 is a block diagram of a register delay locked loop of the prior art;

도3은 종래기술의 레지스터 지연고정루프에 대한 타이밍도,3 is a timing diagram for a register delay locked loop of the prior art;

도4는 종래기술의 레지스터 지연고정루프에 대한 문제점을 나타내는 타이밍도,4 is a timing diagram showing a problem with a register delay locked loop of the prior art;

도5는 본 발명의 기술적 원리를 나타내는 알고리즘도,5 is an algorithm showing the technical principle of the present invention;

도6은 본 발명의 레지스터 지연고정루프의 블록도,6 is a block diagram of a register delay locked loop of the present invention;

도7은 본 발명의 주파수검출기의 상세한 회로도,7 is a detailed circuit diagram of the frequency detector of the present invention;

도8은 본 발명의 주파수검출종료부의 상세한 회로도,8 is a detailed circuit diagram of the frequency detection terminating portion of the present invention;

도9는 저주파에서 주파수검출기의 신호흐름을 나타내는 타이밍도,9 is a timing diagram showing the signal flow of the frequency detector at low frequency;

도10은 고주파에서 주파수검출기의 신호흐름을 나타내는 타이밍도,10 is a timing diagram showing a signal flow of a frequency detector at high frequency;

도11은 본 발명의 셋업타임딜레이부의 타이밍도,11 is a timing diagram of a setup time delay unit of the present invention;

도12는 본 발명의 셋업타임딜레이부의 상세한 회로도,12 is a detailed circuit diagram of a setup time delay unit of the present invention;

도13은 본 발명의 레지스터 지연고정루프의 시뮬레이션(simulation) 결과를 나타내는 타이밍도.Fig. 13 is a timing diagram showing a simulation result of a register delay locked loop of the present invention.

* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

600 : 클록분주기 610 : 선택기600: clock divider 610: selector

620 : 주파수검출기 630 : 셋업타임딜레이부620: frequency detector 630: setup time delay unit

상기 목적을 달성하기 위하여 본 발명의 레지스터 지연고정루프는 반도체메모리 장치에 있어서, 외부클록을 입력받아서 버퍼링하기 위한 입력버퍼; 입력버퍼로부터의 내부클록신호를 입력받아서 한 클록 사이클에 해당하는 펄스를 생성하는 클록분주기; 딜레이모니터로부터 피드백된 신호를 받아서 보상하고자하는 딜레이만큼의 딜레이 신호를 생성하기 위한 딜레이모델부; 상기 딜레이모델부의 출력 신호와 상기 클록분주기의 출력 신호를 입력받아 고주파와 저주파 여부를 검출하기 위한 주파수 검출기; 상기 클록분주기의 출력과 주파수검출기의 출력을 입력받아 한 클록사이클 펄스와 두 클록 사이클 펄스중에 하나를 선택하기 위한 선택기; 선택기의 출력 신호와 상기 입력버퍼의 출력을 입력받아서 주파수 검출기의 주파수 검출 오류를 보상하기 위한 셋업타임딜레이부; 상기 딜레이모델부와 상기 클록분주기의 출력을 입력받아서 두 신호의 라이징 에지를 비교하기 위한 위상비교기; 상기 위상비교기로부터의 제어신호를 입력받아서 딜레이모니터의 딜레이를 좌측 또는 우측으로 쉬프트하는 것을 제어하기 위한 위상쉬프트제어기; 상기 위상쉬프트제어기로부터의 출력과 상기 위상분주기로부터의 출력과 상기 입력버퍼로부터의 출력에 응답하여 딜레이를 조절하기 위한 딜레이모니터; 및 상기 입력버퍼로부터의 출력과 상기 딜레이모니터로부터의 출력을 입력받아서 지연고정루프클록을 생성하기 위한 출력버퍼를 포함하여 이루어진다.In order to achieve the above object, the register delay lock loop of the present invention comprises: an input buffer for receiving and buffering an external clock; A clock divider configured to receive an internal clock signal from an input buffer and generate a pulse corresponding to one clock cycle; A delay model unit configured to receive a signal fed back from the delay monitor and generate a delay signal equal to a delay to be compensated for; A frequency detector configured to receive an output signal of the delay model unit and an output signal of the clock divider to detect whether high frequency or low frequency is present; A selector for receiving the output of the clock divider and the output of a frequency detector and selecting one of one clock cycle pulse and two clock cycle pulses; A setup time delay unit configured to compensate for a frequency detection error of a frequency detector by receiving an output signal of a selector and an output of the input buffer; A phase comparator for receiving the delay model unit and the output of the clock divider and comparing rising edges of two signals; A phase shift controller for controlling the shift of the delay monitor to the left or the right by receiving the control signal from the phase comparator; A delay monitor for adjusting delay in response to an output from the phase shift controller, an output from the phase divider, and an output from the input buffer; And an output buffer for receiving the output from the input buffer and the output from the delay monitor to generate a delay locked loop clock.

이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. .

도5는 본 발명의 기술적 원리를 나타내는 알고리즘도이다.5 is an algorithm diagram illustrating the technical principle of the present invention.

상기 도5를 참조하면, 딜레이모델(220)의 딜레이 값인 tDM을 레퍼런스로 사용하여 외부 클록을 고주파와 저주파로 구분한다. 저주파일 경우에는 종래의 레지스터 지연고정루프와 같이 1 tCK(한 클록 사이클)에 비교를 하고, 고주파일 경우에는 2 tCK에 비교를 한다. 이와 같이 하면 tDM > tCK인 경우의 문제점을 해결할 수 있다.Referring to FIG. 5, an external clock is divided into high frequency and low frequency using tDM, which is a delay value of the delay model 220, as a reference. In the case of the curse file, a comparison is made to 1 tCK (one clock cycle) as in the conventional register delay locked loop, and to 2 tCK at a high frequency. This can solve the problem of tDM> tCK.

도6은 본 발명의 레지스터 지연고정루프의 블록도이다.6 is a block diagram of a register delay locked loop of the present invention.

상기 도6을 참조하면, 레지스터 지연고정루프는 외부클록을 입력받아서 버퍼링하기 위한 입력버퍼(200)와, 입력버퍼(200)로부터의 내부클록신호를 입력받아서 한 클록 사이클에 해당하는 펄스를 생성하는 클록분주기(600)와, 딜레이모니터(250)으로부터 피드백된 신호를 받아서 보상하고자하는 딜레이만큼의 딜레이 신호 dlic7_r을 생성하기 위한 딜레이모델부(220)와, 상기 딜레이모델부(220)의 출력 신호 dlic7_r와 상기 클록분주기의 출력 신호 dlic4z_r을 입력받아 고주파와 저주파 여부를 검출하기 위한 주파수 검출기(620)와, 상기 클록분주기(600)의 출력과 주파수검출기(620)의 출력을 입력받아 한 클록사이클 펄스와 두 클록 사이클 펄스중에 하나를 선택하기 위한 선택기(610)와, 선택기의 출력 신호 dlic5z_r과 상기 입력버퍼의 출력을 입력받아서 주파수 검출기의 주파수 검출 오류를 보상하기 위한 셋업타임딜레이부(630)와, 상기 딜레이모델부(220)와 상기 클록분주기(600)의 출력을 입력받아서 두 신호의 라이징 에지를 비교하기 위한 위상비교기(230)와, 상기 위상비교기로부터의 제어신호를 입력받아서 딜레이모니터(250)의 딜레이를 좌측 또는 우측으로 쉬프트하는 것을 제어하기 위한 위상쉬프트제어기(240)와, 상기 위상쉬프트제어기(240)로부터의 출력과 상기 위상분주기로부터의 출력과 상기 입력버퍼로부터의 출력에 응답하여 딜레이를 조절하기 위한 딜레이모니터(250)와, 파워업신호(pwrup)와 지연고정루프비활성화 신호(dis_dll)와 셀프리프레쉬신호(selfrefd)와 지연고정루프리셋신호(dll_resetb) 를 입력받아 상기 입력버퍼(200)을 활성화하고 상기 셋업타임딜레이부(630)를 제어하기 위한 지연고정루프발동기(260)와, 상기 입력버퍼(200)로부터의 출력과 상기딜레이모니터(250)로부터의 출력을 입력받아서 지연고정루프클록을 생성하기 위한 출력버퍼(270)를 구비한다.Referring to FIG. 6, the register delay lock loop generates an input buffer 200 for receiving and buffering an external clock and an internal clock signal from the input buffer 200 to generate a pulse corresponding to one clock cycle. A delay model unit 220 for generating a clock divider 600, a delay signal dlic7_r corresponding to a delay to be received by the signal fed back from the delay monitor 250, and an output signal of the delay model unit 220. A clock which receives a frequency detector 620 for detecting a high frequency and a low frequency by receiving dlic7_r and the output signal dlic4z_r of the clock divider, and an output of the clock divider 600 and an output of the frequency detector 620. A selector 610 for selecting one of a cycle pulse and two clock cycle pulses, an output signal dlic5z_r of the selector and an output of the input buffer, A setup time delay unit 630 for compensating for frequency detection error, and a phase comparator 230 for comparing the rising edges of the two signals by receiving the outputs of the delay model unit 220 and the clock divider 600. And a phase shift controller 240 for controlling the shift of the delay monitor 250 to the left or the right by receiving a control signal from the phase comparator, an output from the phase shift controller 240, and A delay monitor 250 for adjusting the delay in response to an output from the phase divider and an output from the input buffer, a power-up signal pwrup, a delay locked loop disable signal dis_dll, and a cell refresh signal selfrefd And a delay locked loop actuator 260 for receiving the delay locked loop preset signal dll_resetb to activate the input buffer 200 and to control the setup time delay unit 630. It receives input from the output of the delay output and the monitor 250 from the input buffer group 200, and a output buffer 270 for generating a delay-locked loop clock.

도7은 상기 주파수검출기(620)의 상세한 회로도이다.7 is a detailed circuit diagram of the frequency detector 620.

상기 도7을 참조하면, 주파수검출기(620)는 상기 딜레이모델부(220)의 출력 신호 dlic7_r와 활성화신호(enable)을 입력받아 주파수 검출이 종료했음을 제어하는 주파수검출종료부(621)와, 상기 주파수검출종료부(621)의 출력과 상기 클록분주기(600)의 출력 신호 dlic4z_r와 상기 딜레이모델부(220)의 출력 신호 dlic7_r를 부정논리곱하는 제1난드게이트(622)와 상기 제1난드게이트의 출력을 입력받아 펄스를 생성하기 위한 펄스생성기(623)와, 상기 신호 dlic4z_r와 상기 신호 dlic7_r을 입력받아 래치하기 위한 제1래치단(624)과, 상기 제1래치단(624)의 출력과 상기 펄스생성단(623)의 출력을 입력받아 부정논리곱하는 제2 및 제3난드게이트(625, 626)와, 상기 제2 및 제3난드게이트의 출력을 입력받아 래치하기 위한 제2래치단(627)을 구비한다.Referring to FIG. 7, the frequency detector 620 receives the output signal dlic7_r and the enable signal (enable) of the delay model unit 220 and controls the frequency detection termination unit 621 to control that the frequency detection is completed. A first NAND gate 622 and the first NAND gate that negatively multiply the output of the frequency detection termination unit 621, the output signal dlic4z_r of the clock divider 600, and the output signal dlic7_r of the delay model unit 220. A pulse generator 623 for generating a pulse by receiving the output of the first latch, a first latch stage 624 for latching the signal dlic4z_r and the signal dlic7_r, and an output of the first latch stage 624; Second and third NAND gates 625 and 626 that are negative logic multiplied by the output of the pulse generation stage 623, and second latch stages that receive and latch the outputs of the second and third NAND gates ( 627).

초기에 활성화신호(enable)이 논리 로우이면 출력신호 low는 논리 하이이다. 따라서 주파수검출기는 초기에 저주파를 검출한다. 즉 록킹 초기에 레지스터 지연고정루프는 종래의 것과 동일하게 동작하며 상기 신호 dlic4z_r과 상기 신호 dlic7_r을 비교하여 저주파와 고주파 여부를 검출한다. 상기 신호 dlic4z_r의 라이징 에지가 상기 신호 dlic7_r의 라이징 에지보다 오른쪽에 있으면 저주파로, 상기 신호 dlic4z_r의 라이징 에지가 상기 신호 dlic7_r의 라이징 에지보다 왼쪽에 있으면 고주파로 검출한다. 검출은 한 번만 수행하면 되므로 검출이 끝나면 주파수검출종료부(621)가 더 이상의 검출을 막는다.Initially, if enable is logic low, output signal low is logic high. Thus, the frequency detector initially detects low frequencies. That is, at the beginning of the locking, the register delay lock loop operates in the same manner as the conventional one, and compares the signal dlic4z_r with the signal dlic7_r to detect whether the low frequency and the high frequency are high. If the rising edge of the signal dlic4z_r is to the right of the rising edge of the signal dlic7_r, the signal is detected at low frequency. If the rising edge of the signal dlic4z_r is to the left of the rising edge of the signal dlic7_r, the signal is detected at high frequency. Since the detection only needs to be performed once, the frequency detection termination unit 621 prevents further detection after the detection is completed.

도8은 상기 주파수검출종료부(621)의 상세한 회로도이다.8 is a detailed circuit diagram of the frequency detection termination unit 621. FIG.

상기 도8을 참조하면, 주파수검출종료부(621)는 상기 활성화신호(enable)을 입력받아 래치하기 위한 제1래치단(650)과, 상기 신호 dlic7_r을 반전하는 제1인버터(656)와, 상기 활성화신호(enable)와 상기 제1인버터(656)의 출력을 입력받고 제1래치단의 제1출력노드와 접지단 사이에 직렬연결된 두 개의 엔모스트랜지스터(653)와, 상기 활성화신호(enable)을 입력받아 래치하기 위한 제2래치단(651)과, 상기 제1래치단의 제2출력과 상기 신호 dlic7_r을 입력받고 제2래치단의 제3출력노드와 접지단 사이에 직렬연결된 두 개의 엔모스트랜지스터(654)와, 상기 활성화신호(enable)을 입력받아 래치하기 위한 제3래치단(652)과, 상기 신호 dlic7_r을 반전하는 제2인버터(657)와, 상기 제2래치단의 제4출력과 상기 제2인버터(657)의 출력을 입력받고 제3래치단의 제5출력노드와 접지단 사이에 직렬연결된 두 개의 엔모스트랜지스터(655)와, 상기 제5출력노드에 직렬연결되어 출력신호 DTCT_STOP_B를 생성하는 짝수개의 인버터(658)을 구비한다.Referring to FIG. 8, the frequency detection termination unit 621 includes a first latch stage 650 for receiving and latching the enable signal, a first inverter 656 for inverting the signal dlic7_r, Two enMOS transistors 653 connected to the first output node of the first latch terminal and the ground terminal and receiving the output of the enable signal and the first inverter 656 and the enable signal (enable) ) Is a second latch stage 651 for receiving and latching, two second outputs of the first latch stage and the signal dlic7_r, which are connected in series between a third output node of the second latch stage and a ground terminal. An n-MOS transistor 654, a third latch stage 652 for receiving and latching the enable signal, a second inverter 657 for inverting the signal dlic7_r, and a second latch stage. Four outputs and an output of the second inverter 657 are input, and between the fifth output node of the third latch stage and the ground terminal. Column and two NMOS transistors 655 are connected, are series-connected to said fifth output node, and having an even number of inverters (658) for generating an output signal DTCT_STOP_B.

상기 활성화신호(enable)이 논리 로우이면 상기 제2출력노드(Q0)와 제4출력노드(Q1)와 상기 제3래치단의 제6출력노드(Q2)는 모드 논리 로우이며 상기 신호 dlic7_r이 논리 로우에서 논리 하이로 논리 하이에서 논리 로우로 바뀌면서 상기 제2출력노드(Q0)와 제4출력노드(Q1)와 제6출력노드(Q2) 값이 차례로 논리 하이로 쉬프트된다. 그리고 상기 제4출력노드(Q1)가 논리 하이이면 출력신호 DTCT_STOP_B은 논리 로우가 되어 검출을 중지한다. 검출은 상기 신호 dlic7_r의 라이징 에지에서 하고 검출종료는 그 다음 폴링 에지에서 수행되므로 검출을 위한 충분한 시간상 마진(margin)을 확보할 수 있다.When the enable signal is logic low, the second output node Q0, the fourth output node Q1, and the sixth output node Q2 of the third latch stage are mode logic low, and the signal dlic7_r is logic. The value of the second output node Q0, the fourth output node Q1, and the sixth output node Q2 are sequentially shifted to logic high as the logic is changed from low to logic high. When the fourth output node Q1 is logic high, the output signal DTCT_STOP_B becomes logic low to stop detection. The detection is performed at the rising edge of the signal dlic7_r and the detection termination is performed at the next falling edge, thus ensuring sufficient time margin for detection.

도9는 저주파에서 상기 주파수검출기(620)의 신호흐름을 나타내는 타이밍도이다.9 is a timing diagram showing the signal flow of the frequency detector 620 at low frequency.

상기 도9를 참조하면, 상기 활성화신호(enable)이 논리 하이로 활성화되어 있고 상기 신호 REF(dlic4z_r)의 라이징 에지가 IN(dlic7_r)의 라이징 에지보다 오른 쪽에 있으면 저주파로 검출되어 주파수검출기의 출력 신호(LOW)를 논리 하이로 유지하게 한다. 그 상태에서 상기 펄스생성기(623)의 출력 신호(C3)가 펄스를 생성하고 주파수검출종료부(621)의 출력신호(DTCT_STOP_B)가 주파수검출이 종료되었음을 알리기 위해서 논리 하이에서 논리 로우로 하강한다.Referring to FIG. 9, when the enable signal is enabled at a logic high and the rising edge of the signal REF (dlic4z_r) is located to the right of the rising edge of IN (dlic7_r), it is detected as a low frequency and is an output signal of the frequency detector. Keep (LOW) at a logic high. In this state, the output signal C3 of the pulse generator 623 generates a pulse, and the output signal DTCT_STOP_B of the frequency detection termination unit 621 goes down from logic high to logic low to indicate that frequency detection is completed.

도10은 고주파에서 상기 주파수검출기(620)의 신호흐름을 나타내는 타이밍도이다.10 is a timing diagram showing the signal flow of the frequency detector 620 at high frequency.

상기 도10을 참조하면, 상기 활성화신호(enable)이 논리 하이로 활성화되어 있고 상기 신호 REF(dlic4z_r)의 라이징 에지가 IN(dlic7_r)의 라이징 에지보다 왼 쪽에 있으면 고주파로 검출되어 주파수검출기의 출력 신호(LOW)를 논리 하이에서 논리 로우로 하강시킨다. 그 상태에서 상기 펄스생성기(623)의 출력 신호(C3)가 펄스를 생성하고 주파수검출종료부(621)의 출력신호(DTCT_STOP_B)가 주파수검출이 종료되었음을 알리기 위해서 논리 하이에서 논리 로우로 하강한다.Referring to FIG. 10, when the enable signal is enabled at a logic high and the rising edge of the signal REF (dlic4z_r) is located to the left of the rising edge of IN (dlic7_r), it is detected as a high frequency and is an output signal of the frequency detector. Move (LOW) from logic high to logic low. In this state, the output signal C3 of the pulse generator 623 generates a pulse, and the output signal DTCT_STOP_B of the frequency detection termination unit 621 goes down from logic high to logic low to indicate that frequency detection is completed.

도11은 상기 셋업타임딜레이부(630)의 타이밍도이다.11 is a timing diagram of the setup time delay unit 630.

상기 도11을 참조하면, 보상하고자하는 딜레이 tDM이 tCK(한 클록 사이클)과비슷할 경우 온도나 전압 변화 등의 외부요인에 의해 저주파와 고주파의 검출에 오류가 생길 가능성이 있다. 저주파를 고주파로 검출할 경우에는 tSHIFT의 값이 실제보다 tCK만큼 더 커져서 지연고정루프가 록킹(Locking)되기까지의 시간이 길어지지만 정상동작에는 크게 문제되지 않는다. 그러나 고주파를 저주파로 검출하는 오류가 발생하면 도4에 있는 종래 기술의 레지스터 지연고정루프와 같은 문제가 발생한다. 이와 같은 검출의 오류 문제를 해결하기 위해 tSD(셋업타임 딜레이) 만큼의 마진(margin)을 두었다. 즉 상기 신호 dlic5z_r을 tSD만큼 더 딜레이 시킨다음 상기 신호 dlic7_r과 상기 신호 dlic4z_r을 비교한다.Referring to FIG. 11, when the delay tDM to be compensated is similar to tCK (one clock cycle), there is a possibility that an error is detected in the detection of low frequency and high frequency due to external factors such as temperature or voltage change. When the low frequency is detected at a high frequency, the value of tSHIFT is larger by tCK than the actual time, and the time until the delay locked loop is locked is long, but it is not a big problem for normal operation. However, if an error of detecting a high frequency at a low frequency occurs, a problem such as the register delay locked loop of the prior art shown in FIG. 4 occurs. In order to solve this problem of detection, a margin of tSD (set-up delay) was set. That is, the signal dlic5z_r is further delayed by tSD and the signal dlic7_r is compared with the signal dlic4z_r.

이해를 돕기 위해 예를 들어보면, tDM=4나노초, tSD=1나노초라고 가정하면, 주파수검출기는 tCK > (tDM + tSD)인 주파수, 즉, tCK > 5나노초일 경우에 저주파로 검출하는 것이다. 만약 tSD가 없다면 주파수검출기는 tCK > 4나노초부터 저주파로 검출할 것이다.For example, assuming that tDM = 4 nanoseconds and tSD = 1 nanosecond, the frequency detector detects at a low frequency when tCK> (tDM + tSD), that is, tCK> 5 nanoseconds. If tSD is not present, the frequency detector will detect low frequencies from tCK> 4 nanoseconds.

도12는 상기 셋업타임딜레이부(630)의 상세한 회로도이다.12 is a detailed circuit diagram of the setup time delay unit 630.

상기 도12를 참조하면, 상기 지연고정루프발동기(260)의 출력과 상기 위상쉬프트제어기(240)의 출력에 응답하여 래치하기 위한 래치단(1200)과, 상기 선택기(610)의 출력 신호 dlic5z_r과 상기 래치단(1200)의 출력을 입력받아 부정논리곱하는 난드게이트(1210)와, 상기 난드게이트(1210)의 출력과 이전단의 단위딜레이의 출력에 응답하여 시간 지연을 하기 위한 단위딜레이(1220)을 구비하며, 상기와 같은 구성을 기본 구성으로하여 이러한 기본 구성이 복수개 직렬연결되어 있다.12, a latch stage 1200 for latching in response to an output of the delay locked loop actuator 260 and an output of the phase shift controller 240, and an output signal dlic5z_r of the selector 610; A NAND gate 1210 that receives the output of the latch stage 1200 and performs a negative logic multiplication, and a unit delay 1220 that performs a time delay in response to the output of the NAND gate 1210 and the output of the previous unit delay. It is provided with a basic configuration as described above, the basic configuration is a plurality of series connected.

도13은 본 발명의 레지스터 지연고정루프의 시뮬레이션(simulation) 결과를나타내는 타이밍도이다.Fig. 13 is a timing diagram showing a simulation result of a register delay locked loop of the present invention.

상기 도13을 참조하면, 주파수검출기는 초기 값으로 저주파를 검출한다. 주파수검출기의 출력 신호 low는 검출되는 순간에 논리 하이에서 논리 로우로 하강한다. 그리고 상기 신호 low가 논리 하이일 때 상기 신호 dlic4z_r과 상기 신호 dlic7_r을 비교해 보면, 상기 신호 dlic7_r이 더 오른 쪽에 있음을 알 수 있다. 따라서 주파수검출기는 고주파를 검출하게 되고 상기 신호 low는 논리 로우로 된다. 이 때 상기 신호 dlic5z_r은 도13에서 굵은 점선으로 도시한 부분에서 볼 수 있듯이 상기 신호 dlic4z_r의 라이징 에지보다 2tCK(두 클록 사이클) 왼쪽에 있다. 즉, 2tCK 동안 록킹(Locking)을 진행하게 되는 것이다.Referring to FIG. 13, the frequency detector detects a low frequency as an initial value. The output signal low of the frequency detector drops from logic high to logic low at the moment it is detected. Comparing the signal dlic4z_r with the signal dlic7_r when the signal low is logic high, it can be seen that the signal dlic7_r is on the right side. Therefore, the frequency detector detects a high frequency and the signal low becomes a logic low. At this time, the signal dlic5z_r is 2tCK (two clock cycles) to the left of the rising edge of the signal dlic4z_r, as shown by a thick dotted line in FIG. That is, locking is performed during 2tCK.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to the above-described preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상기와 같이 본 발명은 주파수검출기로 저주파에서는 1tCK에 비교를 하고 고주파에서는 2tCK에 비교를 하는 방식을 사용하여 200MHz이상의 고주파에서도 동작할 수 있도록 한다.As described above, the present invention uses a frequency detector to compare 1tCK at low frequencies and 2tCK at high frequencies to operate at a high frequency of 200MHz or more.

Claims (5)

반도체메모리 장치에 있어서,In a semiconductor memory device, 외부클록을 입력받아서 버퍼링하기 위한 입력버퍼;An input buffer for receiving and buffering an external clock; 입력버퍼로부터의 내부클록신호를 입력받아서 한 클록 사이클에 해당하는 펄스를 생성하는 클록분주기;A clock divider configured to receive an internal clock signal from an input buffer and generate a pulse corresponding to one clock cycle; 딜레이모니터로부터 피드백된 신호를 받아서 보상하고자하는 딜레이만큼의 딜레이 신호를 생성하기 위한 딜레이모델부;A delay model unit configured to receive a signal fed back from the delay monitor and generate a delay signal equal to a delay to be compensated for; 상기 딜레이모델부의 출력 신호와 상기 클록분주기의 출력 신호를 입력받아 고주파와 저주파 여부를 검출하기 위한 주파수 검출기;A frequency detector configured to receive an output signal of the delay model unit and an output signal of the clock divider to detect whether high frequency or low frequency is present; 상기 클록분주기의 출력과 주파수검출기의 출력을 입력받아 한 클록사이클 펄스와 두 클록 사이클 펄스중에 하나를 선택하기 위한 선택기;A selector for receiving the output of the clock divider and the output of a frequency detector and selecting one of one clock cycle pulse and two clock cycle pulses; 선택기의 출력 신호와 상기 입력버퍼의 출력을 입력받아서 주파수 검출기의 주파수 검출 오류를 보상하기 위한 셋업타임딜레이부;A setup time delay unit configured to compensate for a frequency detection error of a frequency detector by receiving an output signal of a selector and an output of the input buffer; 상기 딜레이모델부와 상기 클록분주기의 출력을 입력받아서 두 신호의 라이징 에지를 비교하기 위한 위상비교기;A phase comparator for receiving the delay model unit and the output of the clock divider and comparing rising edges of two signals; 상기 위상비교기로부터의 제어신호를 입력받아서 딜레이모니터의 딜레이를 좌측 또는 우측으로 쉬프트하는 것을 제어하기 위한 위상쉬프트제어기;A phase shift controller for controlling the shift of the delay monitor to the left or the right by receiving the control signal from the phase comparator; 상기 위상쉬프트제어기로부터의 출력과 상기 위상분주기로부터의 출력과 상기 입력버퍼로부터의 출력에 응답하여 딜레이를 조절하기 위한 딜레이모니터; 및A delay monitor for adjusting delay in response to an output from the phase shift controller, an output from the phase divider, and an output from the input buffer; And 상기 입력버퍼로부터의 출력과 상기 딜레이모니터로부터의 출력을 입력받아서 지연고정루프클록을 생성하기 위한 출력버퍼An output buffer for receiving the output from the input buffer and the output from the delay monitor to generate a delay locked loop clock 를 포함하여 이루어진 레지스터 지연고정루프.Register delay lock loop made, including. 제 1 항에 있어서,The method of claim 1, 주파수검출기는,Frequency detector, 상기 딜레이모델부의 출력 신호와 활성화신호(enable)을 입력받아 주파수 검출이 종료했음을 제어하는 주파수검출종료부;A frequency detection termination unit configured to receive the output signal and the enable signal (enable) of the delay model unit to control that the frequency detection is completed; 상기 주파수검출종료부의 출력과 상기 클록분주기의 출력인 제1신호와 상기 딜레이모델부의 출력인 제2신호를 부정논리곱하는 제1난드게이트;A first NAND gate negatively multiplying the output of the frequency detecting end with the first signal, which is the output of the clock divider, and the second signal, which is the output of the delay model unit; 상기 제1난드게이트의 출력을 입력받아 펄스를 생성하기 위한 펄스생성기;A pulse generator for generating a pulse by receiving the output of the first NAND gate; 상기 제1신호와 상기 제2신호를 입력받아 래치하기 위한 제1래치단;A first latch stage for receiving and latching the first signal and the second signal; 상기 제1래치단의 출력과 상기 펄스생성기의 출력을 입력받아 부정논리곱하는 제2 및 제3난드게이트; 및Second and third NAND gates which receive a negative logic multiplication by receiving the output of the first latch stage and the output of the pulse generator; And 상기 제2 및 제3난드게이트의 출력을 입력받아 래치하기 위한 제2래치단A second latch stage for receiving and latching outputs of the second and third NAND gates; 을 포함하여 이루어진 레지스터 지연고정루프.Register delay lock loop made, including. 제 2 항에 있어서,The method of claim 2, 주파수검출종료부는,Frequency detection end part, 상기 활성화신호(enable)을 입력받아 래치하기 위한 제1래치단;A first latch stage configured to receive and enable the enable signal; 상기 제2신호를 반전하는 제1인버터;A first inverter for inverting the second signal; 상기 활성화신호(enable)와 상기 제1인버터의 출력을 입력받고 제1래치단의 제1출력노드와 접지단 사이에 직렬연결된 두 개의 엔모스트랜지스터;Two NMOS transistors connected in series between the first output node of the first latch stage and the ground terminal, receiving the enable signal and the output of the first inverter; 상기 활성화신호(enable)을 입력받아 래치하기 위한 제2래치단;A second latch stage for receiving and receiving the enable signal; 상기 제1래치단의 제2출력과 상기 제2신호를 입력받고 제2래치단의 제3출력노드와 접지단 사이에 직렬연결된 두 개의 엔모스트랜지스터;Two NMOS transistors receiving the second output of the first latch stage and the second signal and being connected in series between a third output node of the second latch stage and a ground terminal; 상기 활성화신호(enable)을 입력받아 래치하기 위한 제3래치단;A third latch stage for receiving and latching the enable signal; 상기 제2신호를 반전하는 제2인버터;A second inverter for inverting the second signal; 상기 제2래치단의 제4출력과 상기 제2인버터의 출력을 입력받고 제3래치단의 제5출력노드와 접지단 사이에 직렬연결된 두 개의 엔모스트랜지스터; 및Two NMOS transistors connected to the fourth output node of the second latch stage and the output of the second inverter and connected in series between the fifth output node of the third latch stage and the ground terminal; And 상기 제5출력노드에 직렬연결되어 출력신호를 생성하는 짝수개의 인버터An even number of inverters connected in series with the fifth output node to generate an output signal. 를 포함하여 이루어진 레지스터 지연고정루프.Register delay lock loop made, including. 제 1 항에 있어서,The method of claim 1, 셋업타임딜레이부는,The setup time delay unit 상기 위상쉬프트제어기의 출력과 제1노드의 신호를 입력받아 래치하고 제2노드의 신호를 출력하기 위한 래치단;A latch stage for receiving and latching an output of the phase shift controller and a signal of a first node and outputting a signal of a second node; 상기 래치단의 출력과 상기 선택기의 출력을 입력받는 난드게이트; 및A NAND gate receiving an output of the latch stage and an output of the selector; And 상기 난드게이트의 출력과 제3노드의 신호를 입력받아 시간지연하여 제4노드의 신호를 출력하기 위한 단위딜레이Unit delay for receiving the output of the NAND gate and the signal of the third node to delay the time and output the signal of the fourth node 를 포함하여 이루어진 레지스터 지연고정루프.Register delay lock loop made, including. 제 4 항에 있어서,The method of claim 4, wherein 상기 제1노드의 신호를 출력하고 상기 제2노드의 신호를 입력받는 직렬연결된 다수개의 래치단; 및A plurality of latch stages connected in series to output a signal of the first node and receive a signal of the second node; And 상기 제3노드의 신호를 출력하고 이전단의 단위딜레이의 출력을 입력받는 직렬연결된 다수개의 단위딜레이A plurality of serially connected unit delays which output the signal of the third node and receive the output of the previous unit delay 를 포함하여 이루어진 레지스터 지연고정루프.Register delay lock loop made, including.
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KR100507875B1 (en) * 2002-06-28 2005-08-18 주식회사 하이닉스반도체 Clock Divider in Delay Locked Loop and its method
KR100858879B1 (en) * 2001-12-14 2008-09-17 주식회사 하이닉스반도체 Register controlled Delay locked loop

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KR100858879B1 (en) * 2001-12-14 2008-09-17 주식회사 하이닉스반도체 Register controlled Delay locked loop
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