KR20010061400A - Method of manufacturing a split gate type flash memory device - Google Patents
Method of manufacturing a split gate type flash memory device Download PDFInfo
- Publication number
- KR20010061400A KR20010061400A KR1019990063894A KR19990063894A KR20010061400A KR 20010061400 A KR20010061400 A KR 20010061400A KR 1019990063894 A KR1019990063894 A KR 1019990063894A KR 19990063894 A KR19990063894 A KR 19990063894A KR 20010061400 A KR20010061400 A KR 20010061400A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- cell
- gate
- peripheral circuit
- semiconductor substrate
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 64
- 230000002093 peripheral effect Effects 0.000 claims abstract description 35
- 238000005468 ion implantation Methods 0.000 claims abstract description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 125000006850 spacer group Chemical group 0.000 claims abstract description 16
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 15
- 150000004767 nitrides Chemical class 0.000 claims abstract description 14
- -1 spacer nitride Chemical class 0.000 claims abstract description 7
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 150000002500 ions Chemical class 0.000 claims description 5
- 238000002513 implantation Methods 0.000 claims 1
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 238000005530 etching Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 238000011109 contamination Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- 239000002245 particle Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
Description
본 발명은 스플리트 게이트형 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 소자 제조 공정시 실시하는 마스크 공정을 감소시켜 마스크 공정으로 인한 오염을 줄이고 소자의 수율을 향상시키기 위한 스플리트 게이트형 플래쉬 메모리 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a split gate type flash memory device. In particular, the split gate type flash memory device for reducing contamination caused by the mask process and improving the yield of the device by reducing the mask process performed during the device manufacturing process. It relates to a manufacturing method of.
일반적으로 스플리트 게이트형 플래쉬 메모리 소자의 제조시에는 다수회의 마스크 공정이 실시되기 때문에 파티클 등으로 인한 오염 등에 의해 소자의 수율이감소하게 된다. 이러한 문제점을 도 1 내지 도 7을 참조하여 종래 플래쉬 메모리 소자의 제조방법을 설명하기로 한다.In general, when the split gate type flash memory device is manufactured, a plurality of mask processes are performed to reduce the yield of the device due to contamination due to particles or the like. This problem will be described with reference to FIGS. 1 to 7 in the related art.
도 1 내지 도 4는 종래 스플리트 게이트형 플래쉬 메모리 소자의 셀 지역에 대한 제조방법 을 설명하기 위해 도시한 소자의 레이아웃도 및 단면도이고, 도 5 내지 도 7은 종래 스플리트 게이트형 플래쉬 메모리 소자의 주변회로 지역에 대한 제조방법 을 설명하기 위해 도시한 소자의 레이아웃도 및 단면도이다. 도 1 내지 도 4의 각 도 a는 레이아웃도를 나타내고, 도 b는 A-A' 부분에 대한 단면도를 나타내며, 도 5 내지 도 7의 각 도 a는 레이아웃도를 나타내고, 도 b는 B-B' 부분에 대한 단면도를 나타낸다.1 to 4 are layout views and cross-sectional views of a device for explaining a cell region of a conventional split gate type flash memory device, and FIGS. 5 to 7 are views of a conventional split gate type flash memory device. The layout and cross-sectional view of the device shown to explain the manufacturing method for the peripheral circuit area. FIGS. 1-4 show a layout diagram, FIG. B shows a sectional view of the portion AA ′, FIGS. 5-7 shows a layout diagram, and FIG. B shows a portion BB ′. The cross section is shown.
도 1a 및 1b를 참조하여, ISO 마스크(M1)를 이용하여 필드 산화막(100)이 형성된 반도체 기판(101) 상에 터널 산화막(102) 및 플로팅 게이트용 제 1 폴리실리콘층을 형성하고 제 1 폴리실리콘층 마스크(M2)를 이용하여 패터닝한다. 이후, 전체구조 상에 유전체막(104) 및 콘트롤 게이트용 제 2 폴리실리콘층을 형성하고 패터닝한 후, 자기정렬 식각 마스크(M3)를 이용한 식각 공정을 실시하므로써, 셀 지역에는 콘트롤 게이트(105), 유전체막(104), 플로팅 게이트(103) 및 터널 산화막(102)이 적층된 스택 게이트 구조가 형성된다. 이때, 주변 회로 지역은 필드 산화막(100)만이 형성된 상태가 된다.1A and 1B, a tunnel oxide film 102 and a first polysilicon layer for floating gates are formed on a semiconductor substrate 101 on which a field oxide film 100 is formed using an ISO mask M1. Patterning is performed using the silicon layer mask M2. Thereafter, after forming and patterning the dielectric film 104 and the second polysilicon layer for the control gate on the entire structure, the etching process using the self-aligned etching mask M3 is performed, whereby the control gate 105 is formed in the cell region. The stacked gate structure in which the dielectric film 104, the floating gate 103, and the tunnel oxide film 102 are stacked is formed. At this time, only the field oxide film 100 is formed in the peripheral circuit region.
도 2 및 도 5를 참조하여 설명하면, 도 2에 도시된 바와 같이, 셀 문턱전압 조절 이온주입 마스크(M5)를 이용하여 셀 지역에 문턱전압 이온을 주입한다. 셀 문턱전압 조절 이온주입 마스크(M5)는 주변회로 지역은 모두 가려지고 셀 지역만이 오픈된 형태인데, 이것은 셀 지역을 모두 오픈하여 문턱전압 조절 이온주입 공정을 실시할 때, 필드 산화막(100)과 스택 게이트에 이온이 주입되더라도 셀렉트 게이트 트랜지스터의 문턱전압에는 영향을 주지 않으므로 셀렉트 게이트 채널만 정의할 필요가 없기 때문이다. 이후, 셀 문턱전압 조절 이온주입에 사용된 포토레지스트 패턴(도시하지 않음)을 제거하고, 도 5에 도시된 것과 같이, 주변회로 문턱전압 조절 이온주입 마스크(M6)를 이용하여 주변회로 지역(저전압 트랜지스터 형성지역; LV)에 문턱전압 이온주입 공정을 실시한다. 주변회로 문턱전압 조절 이온주입 마스크(M6)는 저전압 트랜지스터 지역만 오픈되는 형태를 갖기 때문에, 이때에는 저전압 트랜지스터 지역이 노출되는 제 2 포토레지스트 패턴(22)이 이용된다. 문턱전압 이온주입 공정 후 제 2 포토레지스트 패턴(22)은 제거한다.Referring to FIGS. 2 and 5, as shown in FIG. 2, threshold voltage ions are implanted into a cell region using the cell threshold voltage control ion implantation mask M5. The cell threshold voltage control ion implantation mask M5 is formed in such a manner that all of the peripheral circuit areas are covered and only the cell area is open. When the cell threshold voltage control ion implantation process is performed by opening all the cell areas, the field oxide film 100 This is because it is not necessary to define only the select gate channel because the threshold voltage of the select gate transistor is not affected even if ions are implanted into the stack gate. Thereafter, the photoresist pattern (not shown) used for the cell threshold voltage control ion implantation is removed, and as shown in FIG. 5, the peripheral circuit region (low voltage) using the peripheral circuit threshold voltage control ion implantation mask M6 is removed. A threshold voltage ion implantation process is performed in the transistor formation region LV. Since the peripheral circuit threshold voltage control ion implantation mask M6 has a form in which only the low voltage transistor region is opened, the second photoresist pattern 22 exposing the low voltage transistor region is used at this time. After the threshold voltage ion implantation process, the second photoresist pattern 22 is removed.
도 3 및 도 6을 참조하여 설명하면, 도 3에 도시된 것과 같이, 셀 소오스/드레인 마스크(M4)를 이용하여 소오스(S) 및 드레인(D)을 형성한 후 산화공정을 실시한다. 이에 의해, 셀 지역 및 주변회로 지역의 반도체 기판(101) 상에 열산화막(108)이 형성되고, 스택 게이트 양측에는 폴리실리콘 산화막(109)이 형성되며, 소오스(S) 및 드레인(D) 접합 영역에는 접합 산화막(110)이 형성된다.Referring to FIGS. 3 and 6, as illustrated in FIG. 3, an oxide process is performed after forming the source S and the drain D using the cell source / drain mask M4. As a result, a thermal oxide film 108 is formed on the semiconductor substrate 101 in the cell region and the peripheral circuit region, and a polysilicon oxide film 109 is formed on both sides of the stack gate, and the source (S) and drain (D) junctions are formed. A junction oxide film 110 is formed in the region.
산화공정을 실시한 후에는 전체구조 상에 질화막을 형성한다. 이후, 도 6에 도시된 바와 같이, MV 트랜지스터 형성 지역(MV)의 질화막을 MV 마스크(M7)를 이용하여 제거하고 MV 트랜지스터 문턱전압 조절 이온주입 공정을 실시한 다음, MV 트랜지스터 게이트 산화공정을 실시하여 MV 트랜지스터 형성 지역(MV)의 반도체기판(101) 상에 MV 트랜지스터 게이트 산화막(113)을 형성한다. 다음에, 셀 스페이서 마스크(M8)를 이용한 사진 공정에 의해 셀 지역 및 MV 트랜지스터 형성 지역(MV)에 형성된 제 1 포토레지스트 패턴(21)을 이용하여 스페이서 식각 공정을 실시하므로써, 셀 지역의 스택 게이트 양측에 스페이서 질화막(111)이 형성되는 한편, MV 트랜지스터 형성 지역(MV)에는 질화막의 일부(111a)만 잔류하게 된다.After the oxidation process, a nitride film is formed over the entire structure. Thereafter, as illustrated in FIG. 6, the nitride film of the MV transistor forming region MV is removed using the MV mask M7, the MV transistor threshold voltage control ion implantation process is performed, and then the MV transistor gate oxidation process is performed. An MV transistor gate oxide film 113 is formed on the semiconductor substrate 101 in the MV transistor formation region MV. Next, by performing a spacer etching process using the first photoresist pattern 21 formed in the cell region and the MV transistor formation region MV by the photolithography process using the cell spacer mask M8, the stack gate of the cell region is performed. While the spacer nitride film 111 is formed on both sides, only a part 111a of the nitride film remains in the MV transistor formation region MV.
도 4 및 도 7을 참조하여, 제 1 포토레지스트 패턴(21)을 제거하고, 반도체 기판(101) 상의 열산화막(108)을 제거한 후, LV 트랜지스터 게이트 산화 공정을 실시하여, LV 트랜지스터 형성 지역(LV) 및 셀 지역의 반도체 기판(101) 상에 LV 트랜지스터 게이트 산화막(112)을 형성한다.4 and 7, after removing the first photoresist pattern 21, removing the thermal oxide film 108 on the semiconductor substrate 101, and performing an LV transistor gate oxidation process, the LV transistor formation region ( The LV transistor gate oxide film 112 is formed on the LV) and the semiconductor substrate 101 in the cell region.
이후, 전체구조 상에 절연막 및 셀렉트 게이트를 형성하므로써, 스플리트 게이트형의 플래쉬 메모리 소자가 완성되게 된다.Subsequently, the split gate type flash memory device is completed by forming the insulating film and the select gate over the entire structure.
이와 같은 종래의 스플리트 게이트형 플래쉬 메모리 소자 제조 공정에서는 셀 지역을 모두 오픈하여 셀 문턱전압 조절 이온주입 공정을 실시하여도 필드 산화막이나 스택게이트에 주입된 이온이 셀렉트 게이트 채널의 문턱전압을 주지 않기 때문에, 문턱전압 조절 이온주입시 셀렉트 게이트 채널 부분을 정의할 필요가 없다. 그러나 결과적인 셀렉트 게이트 채널 영역은 이후의 공정인 셀 스페이서 마스크 공정에서 정의되므로 굳이 셀 문턱전압 조절 마스크를 이용할 필요가 없게 된다. 또한, 셀 스페이서 마스크 공정시에는 셀렉트 게이트 채널 영역 뿐만 아니라, 주변회로 지역 중 LV 트랜지스터 형성 영역, 즉 주변회로 문턱전압 조절 이온주입 마스크에 의해 정의되는 지역이 정의되게 된다. 그러므로 같은 도즈의 불순물 이온을 주입하는 셀 문턱전압 조절 이온주입 공정과 주변회로 문턱전압 조절 이온주입 공정을 별도의 단계에서 실시함에 따라 공정 단계가 증가되는 결과를 가져오게 되는 것이다. 이와 같이 불필요한 마스크 공정으로 인해 하부구조가 오염되게 되고 결국 소자의 수율이 저하하게 된다. 또한, 마스크를 이용한 사진 및 식각 공정에 소요되는 포토레지스트막, 각종 장비, 포토레지스트막 제거 및 세정 공정에 소요되는 각종 가스와 화학물질 등이 불필요하게 소모되어 생산성이 저하하게 되는 문제점이 있다.In the conventional split gate type flash memory device manufacturing process, even when all the cell regions are opened to perform the cell threshold voltage control ion implantation process, the ions implanted into the field oxide film or the stack gate do not give the threshold voltage of the select gate channel. Therefore, there is no need to define the select gate channel portion at the time of threshold voltage control ion implantation. However, the resultant select gate channel region is defined in a later process, a cell spacer mask process, so that there is no need to use a cell threshold voltage control mask. In the cell spacer mask process, not only the select gate channel region but also the region defined by the LV transistor forming region, that is, the peripheral circuit threshold voltage control ion implantation mask, is defined among the peripheral circuit regions. Therefore, as the cell threshold voltage control ion implantation process and the peripheral circuit threshold voltage control ion implantation process injecting impurity ions of the same dose are performed in separate steps, the process step is increased. This unnecessary masking process contaminates the underlying structure, resulting in lower device yield. In addition, there is a problem in that the productivity of the photoresist film, various equipment, and various gases and chemicals required for the removal and cleaning process of the photoresist film, which are used for the photolithography and etching processes using the mask, are unnecessarily consumed.
따라서, 본 발명은 셀 문턱전압 조절 이온주입 공정 및 주변회로 문턱전압 조절 이온주입 공정을 동시에 실시하므로써 소자 제조 공정을 단축시킬 수 있는 스플리트 게이트형 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a method of manufacturing a split gate type flash memory device capable of shortening the device fabrication process by simultaneously performing a cell threshold voltage control ion implantation process and a peripheral circuit threshold voltage control ion implantation process. .
상술한 목적을 달성하기 위한 본 발명에 따른 스플리트 게이트형 플래쉬 메모리 소자의 제조방법은 셀 지역 및 주변회로 지역이 정의된 반도체 기판에 필드 산화막을 형성하는 단계; 상기 셀 지역에 스택 게이트를 형성하고, 소오스 및 드레인을 형성한 후 산화공정을 실시하여, 셀 지역 및 주변회로 지역의 노출된 반도체 기판, 상기 스택 게이트 양측벽 및 소오스 및 드레인 접합 영역 상에 열산화막이 형성되는 단계; 상기 열산화막이 형성된 전체구조 상에 질화막을 형성한 후, 상기 주변회로 지역 중 중간전압 트랜지스터 형성 지역의 질화막을 제거하고 문턱전압 조절 이온주입 공정을 실시한 다음 중간전압 트랜지스터 형성 지역의 반도체 기판상에 중간전압 트랜지스터 게이트 산화막을 형성하는 단계; 셀 스페이서 마스크를 이용하여 상기 스택 게이트 양측에 스페이서 질화막이 형성되고, 상기 중간전압 트랜지스터 형성 지역에 질화막의 일부가 잔류되는 단계; 상기 셀 스페이서 마스크를 이용하여 상기 셀 지역 및 주변회로 지역에 문턱전압 조절 이온주입 공정을 실시하는 단계; 상기 주변회로 지역 중 저전압 트랜지스터 형성 영역의 반도체 기판 상에 저전압 트랜지스터 게이트 산화막을 형성하는 단계; 및 상기 전체구조 상에 절연막 및 셀렉트 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of manufacturing a split gate type flash memory device, the method including: forming a field oxide film on a semiconductor substrate in which a cell region and a peripheral circuit region are defined; A stack gate is formed in the cell region, a source and a drain are formed, and an oxidation process is performed to thermally oxidize the exposed semiconductor substrate in the cell region and the peripheral circuit region, both sidewalls of the stack gate, and the source and drain junction region. Is formed; After the nitride film is formed on the entire structure where the thermal oxide film is formed, the nitride film of the intermediate voltage transistor forming region of the peripheral circuit region is removed, the threshold voltage control ion implantation process is performed, and then the intermediate layer is formed on the semiconductor substrate of the intermediate voltage transistor forming region. Forming a voltage transistor gate oxide film; Forming a spacer nitride film on both sides of the stack gate using a cell spacer mask, and leaving a portion of the nitride film in the intermediate voltage transistor formation region; Performing a threshold voltage adjusting ion implantation process in the cell region and the peripheral circuit region using the cell spacer mask; Forming a low voltage transistor gate oxide layer on a semiconductor substrate in a low voltage transistor formation region of the peripheral circuit region; And forming an insulating film and a select gate on the entire structure.
도 1 내지 도 4는 종래 스플리트 게이트형 플래쉬 메모리 소자의 셀 지역에 대한 제조방법 을 설명하기 위해 도시한 소자의 레이아웃도 및 단면도.1 to 4 are layout views and cross-sectional views of a device for explaining a manufacturing method for a cell region of a conventional split gate type flash memory device.
도 5 내지 도 7은 종래 스플리트 게이트형 플래쉬 메모리 소자의 주변회로 지역에 대한 제조방법 을 설명하기 위해 도시한 소자의 레이아웃도 및 단면도.5 to 7 are layout views and cross-sectional views of a device for explaining a manufacturing method for a peripheral circuit region of a conventional split gate type flash memory device.
도 8 내지 도 10은 본 발명에 따른 스플리트 게이트형 플래쉬 메모리 소자의 셀 지역에 대한 제조방법 을 설명하기 위해 도시한 소자의 레이아웃도 및 단면도.8 to 10 are layout views and cross-sectional views of a device for explaining a manufacturing method for a cell region of a split gate type flash memory device according to the present invention.
도 11 및 도 12는 본 발명에 따른 스플리트 게이트형 플래쉬 메모리 소자의 주변회로 지역에 대한 제조방법 을 설명하기 위해 도시한 소자의 레이아웃도 및 단면도.11 and 12 are layout diagrams and cross-sectional views of a device for explaining a manufacturing method for a peripheral circuit region of a split gate type flash memory device according to the present invention;
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
100, 800 : 필드 산화막 101, 801 : 반도체 기판100, 800: field oxide film 101, 801: semiconductor substrate
102, 802 : 터널 산화막 103, 803 : 플로팅 게이트102, 802: tunnel oxide film 103, 803: floating gate
104, 804 : 유전체막 105, 805 : 콘트롤 게이트104, 804: dielectric film 105, 805: control gate
106, 806 : 캐핑 산화막 107, 807 : 반사 방지막106 and 806 capping oxide films 107 and 807 antireflection films
108, 808 : 열산화막 109, 809 : 폴리실리콘 산화막108, 808: thermal oxide film 109, 809: polysilicon oxide film
110, 810 : 접합 산화막 111, 811 : 질화막 스페이서110, 810 junction oxide film 111, 811 nitride film spacer
112, 812 : LV 트랜지스터 산화막 113, 813 : HV 트랜지스터 산화막112, 812: LV transistor oxide film 113, 813: HV transistor oxide film
M1 : ISO 마스크 M2 : 제 1 폴리실리콘층 마스크M1: ISO Mask M2: First Polysilicon Layer Mask
M3 : 자기정렬 식각 마스크 M4 : 셀 소오스/드레인 마스크M3: Self-aligned etching mask M4: Cell source / drain mask
M5 : 셀 문턱전압 조절 이온주입 마스크M5: Cell threshold voltage control ion implantation mask
M6 : 주변회로 문턱전압 조절 이온주입 마스크M6: Peripheral Circuit Threshold Voltage Control Ion Implantation Mask
M7 : MV 마스크 M8 : 셀 스페이서 마스크M7: MV Mask M8: Cell Spacer Mask
21, 22, 23 : 제 1 내지 제 3 포토레지스트 패턴21, 22, and 23: first to third photoresist patterns
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;
도 8 내지 도 10은 본 발명에 따른 스플리트 게이트형 플래쉬 메모리 소자의 셀 지역에 대한 제조방법 을 설명하기 위해 도시한 소자의 레이아웃도 및 단면도이고, 도 11 및 도 12는 본 발명에 따른 스플리트 게이트형 플래쉬 메모리 소자의 주변회로 지역에 대한 제조방법 을 설명하기 위해 도시한 소자의 레이아웃도 및 단면도이다. 도 8 내지 도 10의 각 도 a는 레이아웃도이고 각 도b는 C-C' 부분에 대한 단면도를 나타내며, 도 11 및 12의 각 도 a는 레이아웃도이고 각 도b는 D-D' 부분에 대한 단면도를 나타낸다.8 to 10 are layout and cross-sectional views of the device illustrated to explain a manufacturing method for a cell region of the split gate type flash memory device according to the present invention, and FIGS. 11 and 12 are splits according to the present invention. A layout diagram and a cross-sectional view of the device are shown to explain a manufacturing method for a peripheral circuit region of a gated flash memory device. 8 to 10 each show a layout view and each FIG. B shows a cross sectional view for the CC 'portion, and FIGS. 11 and 12 show a cross sectional view for the DD' portion and each FIG. .
도 8a 및 8b를 참조하여, ISO 마스크(M11)를 이용하여 필드 산화막(800)이 형성된 반도체 기판(801) 상에 터널 산화막(802) 및 플로팅 게이트용 제 1 폴리실리콘층을 형성하고 제 1 폴리실리콘층 마스크(M12)를 이용하여 패터닝한다. 이후, 전체구조 상에 유전체막(804) 및 콘트롤 게이트용 제 2 폴리실리콘층을 형성하고 패터닝한 후, 자기정렬 식각 마스크(M13)를 이용한 식각 공정을 실시하므로써, 셀 지역에는 콘트롤 게이트(805), 유전체막(804), 플로팅 게이트(803) 및 터널 산화막(802)이 적층된 스택 게이트 구조가 형성된다. 이때, 주변 회로 지역은 필드 산화막(800)만이 형성된 상태가 된다.8A and 8B, the tunnel oxide film 802 and the first polysilicon layer for the floating gate are formed on the semiconductor substrate 801 on which the field oxide film 800 is formed using the ISO mask M11, and the first poly Patterning is performed using the silicon layer mask M12. Thereafter, after forming and patterning the dielectric film 804 and the second polysilicon layer for the control gate on the overall structure, the etching process using the self-aligned etching mask M13 is performed, whereby the control gate 805 is formed in the cell region. The stacked gate structure in which the dielectric film 804, the floating gate 803, and the tunnel oxide film 802 are stacked is formed. At this time, only the field oxide film 800 is formed in the peripheral circuit region.
도 9 및 도 11을 참조하여 설명하면, 도 9에 도시된 바와 같이 셀 소오스/드레인 마스크(M14)를 이용하여 소오스(S) 및 드레인(D)을 형성한 후 산화공정을 실시한다. 이에 의해, 셀 지역 및 주변회로 지역의 반도체 기판(801) 상에 열산화막(808)이 형성되고, 스택 게이트 양측에는 폴리실리콘 산화막(809)이 형성되며, 소오스(S) 및 드레인(D) 접합 영역에는 접합 산화막(810)이 형성된다.Referring to FIGS. 9 and 11, as illustrated in FIG. 9, the source S and the drain D are formed using the cell source / drain mask M14, and then an oxidation process is performed. As a result, a thermal oxide film 808 is formed on the semiconductor substrate 801 in the cell region and the peripheral circuit region, and a polysilicon oxide film 809 is formed on both sides of the stack gate, and the source (S) and drain (D) junctions are formed. A junction oxide film 810 is formed in the region.
산화공정을 실시한 후에는 전체구조 상에 질화막을 형성한다. 이후, 도 11에 도시된 바와 같이, MV 트랜지스터 형성 지역(MV)의 질화막을 MV 마스크(M17)를 이용하여 제거하고 MV 트랜지스터 문턱전압 조절 이온주입 공정을 실시한 다음, MV 트랜지스터 게이트 산화공정을 실시하여 MV 트랜지스터 형성 지역(MV)의 반도체 기판(801) 상에 MV 트랜지스터 게이트 산화막(813)을 형성한다. 다음에, 도 9 및 도 11에 도시된 것과 같이, 셀 스페이서 마스크(M18)를 이용한 사진 공정에 의해 셀 지역 및 MV 트랜지스터 형성 지역(MV)에 형성된 제 3 포토레지스트 패턴(23)을 이용하여 스페이서 식각 공정을 실시하므로써, 셀 지역의 스택 게이트 양측에 스페이서 질화막(811)이 형성되는 한편, MV 트랜지스터 형성 지역(MV)에는 질화막의일부(811a)만 잔류하게 된다. 이후, 제 3 포토레지스트 패턴(23)을 제거하지 않은 상태에서 셀 지역 및 주변회로 지역에 문턱전압 이온주입 공정을 실시한다.After the oxidation process, a nitride film is formed over the entire structure. After that, as shown in FIG. 11, the nitride film of the MV transistor forming region MV is removed using the MV mask M17, the MV transistor threshold voltage control ion implantation process is performed, and then the MV transistor gate oxidation process is performed. An MV transistor gate oxide film 813 is formed on the semiconductor substrate 801 in the MV transistor formation region MV. Next, as shown in FIGS. 9 and 11, the spacers are formed using the third photoresist pattern 23 formed in the cell region and the MV transistor formation region MV by a photolithography process using the cell spacer mask M18. By performing the etching process, the spacer nitride film 811 is formed on both sides of the stack gate of the cell region, while only a part 811a of the nitride film remains in the MV transistor formation region MV. Thereafter, a threshold voltage ion implantation process is performed in the cell region and the peripheral circuit region without removing the third photoresist pattern 23.
도 10 및 도 12를 참조하여, 제 3 포토레지스트 패턴(23)을 제거하고, 반도체 기판(801) 상의 열산화막(808)을 제거한 후, LV 트랜지스터 게이트 산화 공정을 실시하여, LV 트랜지스터 형성 지역(LV) 및 셀 지역의 반도체 기판(801) 상에 LV 트랜지스터 게이트 산화막(812)을 형성한다.10 and 12, after removing the third photoresist pattern 23 and removing the thermal oxide film 808 on the semiconductor substrate 801, an LV transistor gate oxidation process is performed to form an LV transistor formation region ( An LV transistor gate oxide film 812 is formed on the LV and the semiconductor substrate 801 in the cell region.
이후, 전체구조 상에 절연막 및 셀렉트 게이트를 형성하므로써, 스플리트 게이트형의 플래쉬 메모리 소자가 완성되게 된다.Subsequently, the split gate type flash memory device is completed by forming the insulating film and the select gate over the entire structure.
이와 같이 본 발명은 셀 스페이서 질화막 형성 후, 셀 지역 및 주변회로 지역에 문턱전압 조절 이온주입 공정을 실시한 다음 게이트 산화막을 성장시킨다. 이것은 셀렉트 게이트 채널과 주변회로 지역의 액티브 영역이 셀 스페이서 마스크 공정에서 동시에 노출되는 것을 이용한 것으로, 이와 같은 공정 과정에 따르면 공정 단계를 줄일 수 있고, 소자 측면에서 파티클이나 화학물질 등에 의한 오염을 줄일 수 있게 된다. 실제로, 현재 양산중인 스플리트 게이트형 플래쉬 메모리 소자의 제조 공정은 132 단계이지만, 본 발명을 적용하게 되면 127 단계로 충분해 5단계의 공정 과정을 줄일 수 있다. 또한, 필요한 래티클의 수도 24개에서 22개로 줄일 수 있어 제조 단가를 낮출 수 있는 장점이 있다.As described above, after the cell spacer nitride film is formed, the gate oxide film is grown after the threshold voltage control ion implantation process is performed in the cell region and the peripheral circuit region. This is because the active region of the select gate channel and the peripheral circuit area are simultaneously exposed in the cell spacer mask process. According to such a process, the process step can be reduced, and contamination by particles or chemicals on the device side can be reduced. Will be. In fact, the manufacturing process of the split-gate type flash memory device currently in mass production is 132 steps, but if the present invention is applied, 127 steps may be sufficient, thereby reducing the process of five steps. In addition, the number of required reticles can be reduced from 24 to 22, which has the advantage of lowering the manufacturing cost.
상술한 바와 같이, 본 발명은 셀 문턱전압 조절 이온주입 공정과 주변회로문턱전압 조절 이온주입 공정을 동시에 실시함으로써, 현재 생산중인 0.6㎛ 기술 스플리트 게이트형 2세대 표준 4M 플래쉬 소자, 2세대 와이드 4M 플래쉬 소자의 제조 공정에서 2회의 사진공정, 1회의 이온주입 공정, 2회의 포토레지스트막 제거공정 등 총 5회의 공정을 줄일 수 있다. 이와 같이 공정을 마스크 관련 공정을 단순화함에 따라 파티클이나 화학물질에 의한 오염을 줄일 수 있고, 턴-어라운드-타임(Turn- Around Time; TAT)을 단축시킬 수 있어 생산성을 향상시킬 수 있다. 이에 따라 현재 대량생산중인 제품의 수율을 향상시킬 수 있고 제조 단가를 줄일 수 있는 효과가 있다.As described above, the present invention implements the cell threshold voltage regulation ion implantation process and the peripheral circuit threshold voltage regulation ion implantation process simultaneously, thereby producing 0.6 μm technology split gate type second generation standard 4M flash device and second generation wide 4M. In the manufacturing process of the flash device, a total of five processes, such as two photographic processes, one ion implantation process, and two photoresist film removal processes, can be reduced. As such, by simplifying a mask-related process, contamination by particles or chemicals can be reduced, and turn-around-time (TAT) can be shortened to improve productivity. Accordingly, it is possible to improve the yield of the product currently in mass production and to reduce the manufacturing cost.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0063894A KR100376271B1 (en) | 1999-12-28 | 1999-12-28 | Method of manufacturing a split gate type flash memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-1999-0063894A KR100376271B1 (en) | 1999-12-28 | 1999-12-28 | Method of manufacturing a split gate type flash memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010061400A true KR20010061400A (en) | 2001-07-07 |
| KR100376271B1 KR100376271B1 (en) | 2003-03-17 |
Family
ID=19631213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0063894A KR100376271B1 (en) | 1999-12-28 | 1999-12-28 | Method of manufacturing a split gate type flash memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100376271B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100800467B1 (en) * | 2002-01-04 | 2008-02-04 | 삼성전자주식회사 | Method for manufacturing split gate flash memory device |
| KR100861358B1 (en) * | 2002-09-10 | 2008-10-01 | 주식회사 하이닉스반도체 | Method for forming of semiconductor memory device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100284307B1 (en) * | 1994-11-02 | 2001-04-02 | 김영환 | How to prepare flash Y pyrom |
| KR19990057422A (en) * | 1997-12-29 | 1999-07-15 | 김영환 | Cell spacer formation method of semiconductor device |
-
1999
- 1999-12-28 KR KR10-1999-0063894A patent/KR100376271B1/en not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100800467B1 (en) * | 2002-01-04 | 2008-02-04 | 삼성전자주식회사 | Method for manufacturing split gate flash memory device |
| KR100861358B1 (en) * | 2002-09-10 | 2008-10-01 | 주식회사 하이닉스반도체 | Method for forming of semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100376271B1 (en) | 2003-03-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100201451B1 (en) | Nonvolatile memory device | |
| KR100199381B1 (en) | Fabrication method of flash eeprom cell | |
| JPH04212472A (en) | Manufacture of non-volatile semiconductor memory | |
| KR100221059B1 (en) | A fabrication method of semiconductor device | |
| KR100376271B1 (en) | Method of manufacturing a split gate type flash memory device | |
| KR100260043B1 (en) | Method for fabricating semiconductor device | |
| JPH10229178A (en) | Manufacture of semiconductor device | |
| KR100295711B1 (en) | Field effect transistor having an arched gate and manufacturing method thereof | |
| KR100470990B1 (en) | Manufacturing method of semiconductor device having different gate lamination type of memory cell area and peripheral logic area transistor | |
| US6365449B1 (en) | Process for making a non-volatile memory cell with a polysilicon spacer defined select gate | |
| KR100295692B1 (en) | Manufacturing method for flash memory | |
| KR100499634B1 (en) | Method for fabricating semiconductor device | |
| KR100202115B1 (en) | The method of starter for culturing mushroom | |
| KR100214519B1 (en) | Method of manufacturing semiconductor device | |
| KR100525114B1 (en) | Manufacturing method of semiconductor device | |
| KR100241519B1 (en) | Fabrication method of semiconductor device | |
| KR100429178B1 (en) | Method of fabricating non-volatile memory device for improving leakage current characteristic between erase gate and floating gate | |
| KR100262002B1 (en) | Method of fabricating a flash memory | |
| KR100231731B1 (en) | Method for maufacturing semiconductor device | |
| KR100242378B1 (en) | Manufacturing method of gate for a field effect transistor | |
| KR100460704B1 (en) | Method for fabricating bottom gate-type tft of sram to increase capacitance of node | |
| JPH03211775A (en) | Manufacture of nonvolatile semiconductor memory | |
| KR0161396B1 (en) | Method of manufacturing non-volatile memory device | |
| KR0172041B1 (en) | Method of manufacturing transistor of semiconductor device | |
| KR100525078B1 (en) | Method for forming a semiconductor device having a high power transistor and a low power transistor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110222 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |