KR20010059361A - Apparatus for Sensing Low Frequency - Google Patents
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Abstract
Description
본 발명은 스마트 카드 IC의 보안 장치중의 하나인 저주파수 감지기에 관한 것으로서, 보다 상세하게는 주파수에 무관한 지연회로를 이용하여 원하는 주파수보다 낮은 주파수를 감지하여 낮은 주파수에서의 정보의 손실을 막을 수 있는 정해진 주파수를 이용한 저주파수 감지기에 관한 것이다.The present invention relates to a low frequency detector, which is one of the security devices of a smart card IC, and more specifically, to detect a frequency lower than a desired frequency by using a frequency-independent delay circuit to prevent loss of information at a low frequency. The present invention relates to a low frequency detector using a predetermined frequency.
일반적으로, IC 카드에서는 금액과 같은 중요한 정보를 가지고 카드와 단말기가 통신을 하기 때문에 서로의 동작간에 외부적인 영향으로 통신이 두절되거나 침범 받는 경우에는 개인과 회사 모두 경제적인 타격을 입게 된다. 특히, 카드의 내용을 낮은 주파수에서 읽어낼 수 있는 장비가 있기 때문에 아주 낮은 주파수에서 칩을 동작시키게 되면 카드 내의 데이터를 읽을 수 있게 된다.In general, in the IC card, the card and the terminal communicate with each other with important information such as the amount of money, so that both the individual and the company are economically damaged if the communication is interrupted or invaded by an external influence between the operations of each other. In particular, because there is a device that can read the contents of the card at a low frequency, operating the chip at a very low frequency can read the data in the card.
대부분이 주파수 감지기는 캐패시터의 충·방전을 이용하여 주파수의 크기를 검출할 수 있도록 설계되어 있다.Most of the frequency detectors are designed to detect the magnitude of the frequency by charging and discharging capacitors.
도 1은 종래의 캐패시터를 이용한 간단한 주파수 감지기의 회로도이다.1 is a circuit diagram of a simple frequency detector using a conventional capacitor.
도 1을 참조하면, 종래의 주파수 감지회로에서, 캐패시터(C)의 노드 전압은 서로 다른 도전형을 갖는 한 쌍의 트랜지스터(M1, M2)의 동작 저항과 캐패시터의값 'C'에 의해 정해진다. 즉, 시간상수는 R과 C의 곱으로 나타내기 때문에 큰 주파수가 입력되면 시간상수는 주파수를 따라오지 못하게 되어 한 값을 유지하게 되지만, 반대로 낮은 주파수가 입력되는 경우에는 캐패시터(C)의 노드 값이 변하게 되어 다음 단의 값이 변하게 된다.Referring to FIG. 1, in the conventional frequency sensing circuit, the node voltage of the capacitor C is determined by the operation resistance of the pair of transistors M1 and M2 having different conductivity types and the value 'C' of the capacitor. . That is, since the time constant is expressed as the product of R and C, when a large frequency is input, the time constant does not follow the frequency and maintains a value. However, when a low frequency is input, the node value of the capacitor C is input. This change causes the value of the next stage to change.
이와 같이, 종래 주파수 감지회로의 문제점은 공정의 변화에 의해 캐패시터의 노드 값이 변할 수 있다는 것이다. 또한, 다음 단의 검출 부분은 인버터(inv)의 로직 문턱 전압에 의해 이루어진다. 따라서, 공정이나 기타 변수들, 즉 전압, 온도 등에 의해 문턱 전압은 가변된다. 더욱이, 이 변수는 앞 단이 디지털이 아닌 아날로그 회로이기 때문에 최종 출력(out)에서는 더욱 더 큰 오차를 생성하게 된다.As such, a problem of the conventional frequency sensing circuit is that the node value of the capacitor can be changed by the change of the process. In addition, the detection part of the next stage is made by the logic threshold voltage of the inverter inv. Thus, the threshold voltage is varied by process or other variables, i. Moreover, this variable produces even greater errors in the final out because the front end is an analog circuit rather than digital.
이와 같이, 종래의 주파수 감지회로는 캐패시터의 충·방전을 이용하여 설계되기 때문에 캐패시턴스 값과 저항 값, 그리고 인버터의 문턱 전압 등의 아날로그 적인 요소들이 공정 변화와 외부 조건에 영향을 많이 받는다는 문제점을 내포하고 있다.As described above, since the conventional frequency sensing circuit is designed using the charge / discharge of the capacitor, there is a problem that analog factors such as capacitance value, resistance value, and inverter voltage are affected by process changes and external conditions. Doing.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 종래 기술이 갖는 문제점을 해소하기 위하여, 아날로그 적인 요소를 최소화시켜 회로 이외의 상황에서 발생되는 변화를 최소화시킬 수 있는 저주파수 감지회로를 제시하고자 한다.Accordingly, the technical problem to be achieved by the present invention is to provide a low frequency sensing circuit capable of minimizing changes occurring in a situation other than the circuit by minimizing the analog elements in order to solve the problems of the prior art described above.
본 발명의 목적은 아날로그 적인 요소를 제거하고 디지털화 함으로써 공정 변화에서 발생할 수 있는 오차를 최소화시키며, 주파수 조작으로 스마트 카드의 데이터를 읽을 수 있는 최소의 주파수를 제한함으로써 정보의 손실을 최소화시킬 수 있는 저주파수 감지기를 제공하는데 있다.It is an object of the present invention to minimize the errors that can occur in process changes by eliminating and digitizing analog elements, and to reduce the loss of information by limiting the minimum frequency at which data from a smart card can be read by frequency manipulation. To provide a detector.
도 1은 종래 기술에 의한 주파수 감지기의 회로도,1 is a circuit diagram of a frequency detector according to the prior art,
도 2는 본 발명에 의한 주파수 감지기의 전체 회로도,2 is an overall circuit diagram of a frequency detector according to the present invention;
도 3은 도 2에서의 입력신호 생성부의 상세 회로도,3 is a detailed circuit diagram of an input signal generator of FIG. 2;
도 4는 도 2에서의 지연 회로부의 상세 회로도,4 is a detailed circuit diagram of a delay circuit unit in FIG. 2;
도 5는 본 발명의 주파수에 따른 플립플롭의 입력신호 파형을 설명하기 위한 파형도,5 is a waveform diagram illustrating an input signal waveform of a flip-flop according to the frequency of the present invention;
도 6a는 본 발명에 의한 주파수 감지기의 낮은 주파수가 입력될 때의 동작 파형도,6A is an operation waveform diagram when a low frequency of the frequency detector according to the present invention is input;
도 6b는 본 발명에 의한 주파수 감지기의 높은 주파수가 입력될 때의 동작 파형도,6B is an operation waveform diagram when a high frequency of the frequency detector according to the present invention is input;
도 6c는 본 발명에 의한 주파수 감지기의 입력 주파수에 따른 감지 주파수의 동작 파형도.Figure 6c is an operating waveform diagram of the sensing frequency according to the input frequency of the frequency detector according to the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
100 : 입력신호 생성부 210 : 지연회로100: input signal generator 210: delay circuit
220 : AND 게이트 320 : D 플립플롭220: AND gate 320: D flip-flop
340 : 인버터340: inverter
본 발명의 바람직한 실시예에 따르면, 상기 기술적 과제는, 외부에서 입력되는 기준 주파수 신호를 입력받아 소정의 지연 시간을 갖는 지연신호를 출력하는 입력신호 생성부, 원하는 시간만큼의 일정한 지연회로를 구비하여 상기 기준 주파수와 지연 신호와의 조합으로 주파수 변화에 무관한 디지털 신호을 출력하는 지연 회로부, 및 상기 입력신호 생성부로 입력되는 기준 주파수 신호와 상기 지연 회로부를 통하여 감지할 수 있는 주파수가 결정된 디지털 신호를 이용하여 원하는 값보다 낮은 주파수의 입력 값을 감지하는 감지부를 포함하여 구성된 저주파수 감지기에 의해 달성된다.According to a preferred embodiment of the present invention, the technical problem, the input signal generation unit for receiving a reference frequency signal input from the outside and outputting a delay signal having a predetermined delay time, comprising a constant delay circuit for a desired time A delay circuit unit for outputting a digital signal irrespective of a frequency change by combining the reference frequency and a delay signal, and a reference frequency signal input to the input signal generator and a digital signal whose frequency can be detected through the delay circuit unit is determined. It is achieved by a low frequency detector configured to include a detector for detecting the input value of the frequency lower than the desired value.
바람직하게, 상기 지연 회로부는, 상기 지연 회로의 출력 신호와 상기 입력신호 생성부의 지연된 출력 신호를 입력하여 감지할 수 있는 주파수를 결정하는 AND 게이트를 더 포함하며, 상기 지연 회로는 적어도 하나 이상의 인버터와 이 인버터에 병렬 연결된 적어도 하나 이상의 캐패시터로 구성된 것을 특징으로 한다.Preferably, the delay circuit unit further includes an AND gate configured to determine a frequency that can be detected by inputting an output signal of the delay circuit and a delayed output signal of the input signal generator, and the delay circuit comprises at least one inverter and at least one inverter. At least one capacitor connected in parallel with the inverter is characterized in that.
또한, 상기 지연부는 상기 지연 회로부의 AND 게이트를 통하여 출력된 디지털 신호와 상기 기준 주파수 신호를 클럭 입력하여 주파수를 감지하는 D 플립플롭과 상기 D 플립플롭의 출력단에 연결된 한 쌍의 인버터로 구성된다The delay unit may include a D flip-flop for sensing a frequency by clocking the digital signal and the reference frequency signal output through the AND gate of the delay circuit unit, and a pair of inverters connected to an output terminal of the D flip-flop.
본 발명에 따르면, 원하는 시간만큼의 지연회로를 설계하여 그 값으로 기준주파수를 지연시키고, 지연 주파수와 기준 주파수의 조합으로 새로운 디지털 파형을 제공한다. 이 파형은 주파수의 변화에는 무관한 지연회로를 사용하여 설계되어 있기 때문에 주파수 크기에 의해 파형의 유무 및 크기를 결정할 수 있다. 이러한 디지털 파형과 기준 주파수 그리고 플립플롭 등의 회로를 이용하여 원하는 값보다 더 작은 주파수가 입력될 때의 값을 검출할 수 있다.According to the present invention, a delay circuit for a desired time is designed and the reference frequency is delayed by the value, and a new digital waveform is provided by the combination of the delay frequency and the reference frequency. Since the waveform is designed using a delay circuit irrespective of the change in frequency, the existence and magnitude of the waveform can be determined by the frequency magnitude. The digital waveform, the reference frequency, and a circuit such as flip-flop can be used to detect a value when a frequency smaller than a desired value is input.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various forms, and only the embodiments are intended to complete the disclosure of the present invention, and to those skilled in the art the scope of the invention. It is provided for complete information.
도 2는 본 발명에 의한 주파수 감지기의 전체 회로도를 나타낸다.2 shows an overall circuit diagram of a frequency detector according to the present invention.
도 2를 참조하면, 본 발명에 의한 저주파수 감지회로는 외부에서 입력되는 기준 주파수와 감지부에서 사용할 신호를 생성시키는 입력신호 생성부(100)와, 원하는 만큼의 일정한 지연회로를 사용하여 다음 단의 감지부에서 최종 신호를 형성할 수 있는 디지털 파형을 생성하기 위한 지연 회로부(200), 및 상기 기준 주파수 신호, 상기 입력신호 생성부(100)를 통한 지연된 신호, 그리고 상기 지연 회로부(200)에 의해 생성된 새로운 신호를 갖고 원하는 주파수보다 낮은 주파수를 감지하기 위한 감지부(300)로 구성된다.Referring to FIG. 2, the low frequency sensing circuit according to the present invention uses an input signal generator 100 for generating a signal to be used by the sensing unit and a reference frequency input from the outside, and uses a predetermined delay circuit as desired. By the delay circuit unit 200 for generating a digital waveform capable of forming a final signal in the sensing unit, the reference frequency signal, the delayed signal through the input signal generator 100, and the delay circuit unit 200 It is composed of a sensing unit 300 for sensing a frequency lower than the desired frequency with a new signal generated.
상기 지연 회로부(200)는, 상기 지연 회로(210)의 출력 신호(DD-CLK)와 상기입력신호 생성부(100)의 지연된 출력 신호(D-CLK)를 입력하여 감지할 수 있는 주파수를 결정하는 AND 게이트(230)를 더 포함한다.The delay circuit unit 200 determines a frequency that can be detected by inputting the output signal DD-CLK of the delay circuit 210 and the delayed output signal D-CLK of the input signal generator 100. And further includes an AND gate 230.
이때, 상기 입력신호 생성부(100)는 그 상세 회로를 도시한 도 3에 도시한 바와 같이, 두 개의 인버터와 두 개의 캐패시터로 구성되며, 상기 지연 회로(210) 역시 그 상세 회로를 도시한 도 4에 도시한 바와 같이, 적어도 하나 이상의 인버터와 이 인버터에 병렬 연결된 적어도 하나 이상의 캐패시터로 구성할 수 있다.At this time, the input signal generator 100 is composed of two inverters and two capacitors, as shown in Figure 3 showing the detailed circuit, the delay circuit 210 also shows the detailed circuit As shown in Fig. 4, at least one inverter and at least one capacitor connected in parallel with the inverter may be configured.
또한, 상기 지연부(300)는 상기 지연 회로부(200)의 AND 게이트(230)를 통하여 출력된 디지털 신호(FF-in)와 상기 기준 주파수 신호(CLK)를 클럭 입력하여 주파수를 감지하는 D 플립플롭(320)과 상기 D 플립플롭의 출력단에 연결된 한 쌍의 인버터(340)로 구성된다.In addition, the delay unit 300 inputs the digital signal FF-in and the reference frequency signal CLK, which are output through the AND gate 230 of the delay circuit unit 200, to input the clock D flip to sense a frequency. A flop 320 and a pair of inverters 340 connected to the output terminal of the D flip-flop.
이하, 상술한 구성을 갖는 본 발명에 의한 저주파수 감지회로의 동작을 설명하면 다음과 같다.Hereinafter, the operation of the low frequency detection circuit according to the present invention having the above-described configuration will be described.
상기 입력신호 생성부(100)는 입력 주파수 신호(CLK)를 받아 약간의 지연시간을 갖는 신호(D-CLK)를 생성한다. 이는 최종 감지부(300)에서 쓰일 플립플롭의 데이터 입력신호와 클럭 신호와의 사이의 홀드 타임(HOLD TIME)을 생성시킨다.The input signal generator 100 receives the input frequency signal CLK and generates a signal D-CLK having a slight delay time. This generates a hold time between the data input signal of the flip-flop and the clock signal to be used in the final sensing unit 300.
이어, 지연 회로부(200)의 지연회로(210)의 지연 정도에 따라 AND 게이트(230)를 통하여 감지할 수 있는 주파수가 결정된다. 상기 지연회로(210)를 통한 신호 'DD-CLK'와 상기 입력신호 생성부(100)를 통한 지연 신호 'D-CLK'와의 조합으로 새로운 신호 'FF-in'을 생성한다.Subsequently, a frequency that can be detected through the AND gate 230 is determined according to the delay degree of the delay circuit 210 of the delay circuit unit 200. A new signal 'FF-in' is generated by combining the signal 'DD-CLK' through the delay circuit 210 and the delay signal 'D-CLK' through the input signal generator 100.
이때, 주파수에 따른 D 플립플롭(320)의 입력신호 파형을 도 5를 참조하여설명한다. 도 5를 참조하면, 동일한 지연 시간을 갖을 때, 'A'는 원하는 주파수보다 더 낮은 주파수가 입력될 때의 파형을, 'B'는 경계가 되는 주파수가 입력될 때의 파형을, 그리고 'C'는 원하는 주파수보다 더 큰 주파수가 입력될 때의 'FF-in' 신호 파형을 각각 나타낸다. 도 5에서, 'DT'는 상기 지연회로(210)를 통해 지연된 지연 시간을 나타낸다.In this case, the input signal waveform of the D flip-flop 320 according to the frequency will be described with reference to FIG. 5. Referring to FIG. 5, when having the same delay time, 'A' represents a waveform when a frequency lower than a desired frequency is input, 'B' represents a waveform when a boundary frequency is input, and 'C' 'Represents the' FF-in 'signal waveform when a frequency larger than the desired frequency is input. In FIG. 5, 'DT' represents a delay time delayed through the delay circuit 210.
이 신호는 입력 주파수를 클럭 입력으로 받는 지연회로(300)의 D 플립플롭(320)에 의해 최종 출력을 산출해 낸다. 이의 동작을 도 6에 도시한 전체 회로의 시뮬레이션을 참조하여 설명한다.This signal produces the final output by the D flip-flop 320 of the delay circuit 300 which receives the input frequency as the clock input. The operation thereof will be described with reference to the simulation of the entire circuit shown in FIG.
먼저, 도 6a는 본 발명에 따라 원하는 주파수보다 낮은 주파수가 입력될 때의 동작 파형도로서, 입력 주파수 'CLK'는 상기 입력신호 생성부(100)를 통하여 약간의 지연시간을 갖는 신호 'D-CLK'를 생성한다. 이 신호는 입력신호 'CLK'가 상기 D 플립플롭(320)의 클럭으로 입력되어 데이터를 출력시킬 때, 플립플롭(320)의 홀드 시간(HOLD TIME; HD)만큼을 생성시켜 주기 위해 만들어진 파형이다.First, FIG. 6A is an operation waveform diagram when a frequency lower than a desired frequency is input according to the present invention, and the input frequency 'CLK' is a signal 'D- having a slight delay time through the input signal generator 100. Create CLK '. This signal is a waveform created to generate as much as the hold time HD of the flip-flop 320 when the input signal CLK is inputted to the clock of the D flip-flop 320 to output data. .
이어, 지연 회로(210)를 통하여 신호 'DD-CLK'가 'DT'만큼의 지연시간을 갖고 형성되며, 상기 AND 게이트(230)를 통하여 D 플립플롭(320)의 입력신호 'FF-in'이 도 6a에 도시한 바와 같이 생성된다. 이 신호는 입력 주파수 'CLK'의 음반전(negative edge)에서 감지되어 상기 인버터(340)를 통하여 최종 출력 'FF-out'을 항상 'HIGH'로 만들어 준다.Next, the signal 'DD-CLK' is formed through the delay circuit 210 with a delay time of 'DT', and the input signal 'FF-in' of the D flip-flop 320 is formed through the AND gate 230. This is generated as shown in Fig. 6A. This signal is detected at the negative edge of the input frequency 'CLK' and makes the final output 'FF-out' always 'HIGH' through the inverter 340.
도 6a에 도시한 바와 같이, 주파수의 변화에 의해 'FF-in' 신호의 크기는 변할 수 있으나, D 플립플롭(320)을 감지하는 음반전 부분과 그곳에서의홀드시간(HD)은 일정하게 유지됨을 알 수 있다. 최종 출력 'Freg-Det'는 상기 인버터(340)를 통하여 항상 'HIGH' 신호를 생성하여 주파수가 감지된 상태를 유지한다.As shown in FIG. 6A, the magnitude of the 'FF-in' signal may change due to a change in frequency, but the inversion portion detecting the D flip-flop 320 and the hold time HD therein remain constant. It can be seen. The final output 'Freg-Det' generates a 'HIGH' signal at all times through the inverter 340 to maintain a sensed frequency.
도 6b는 원하는 주파수보다 높은 주파수가 입력될 때의 동작 파형도이다.6B is an operation waveform diagram when a frequency higher than a desired frequency is input.
도 6a를 참조하면, 주파수의 주기에 비해 더 큰 지연시간(DT)을 갖기 때문에 'FF-in' 신호는 'CLK'의 음반전 부분과는 관계가 없는 곳에서 생성된다.Referring to FIG. 6A, since the delay time DT is greater than the period of the frequency, the 'FF-in' signal is generated where it is not related to the sound inversion portion of the 'CLK'.
즉, D 플립플롭(320)을 통한 출력신호 'FF-out'은 항상 'LOW'를 갖고, 인버터(340)를 통한 최종 출력신호 'Freg-Det'는 항상 'LOW' 즉, 정상적인 주파수 영역에 있음을 나타낸다.That is, the output signal 'FF-out' through the D flip-flop 320 always has 'LOW', and the final output signal 'Freg-Det' through the inverter 340 is always 'LOW', that is, in the normal frequency region. It is present.
도 6c는 본 발명에 의한 주파수 감지기의 입력 주파수에 따른 감지 주파수의 동작 파형도이다.6c is an operation waveform diagram of a sensing frequency according to an input frequency of a frequency detector according to the present invention.
도 6c를 참조하면, A 부분과 같이 원하는 주파수 보다 낮은 주파수가 입력될 때의 D 플립플롭(320)의 입력 값이 항상 입력 주파수의 음반전 부분에서 'HIGH'를 유지하여 출력은 항상 "1" 즉, 주파수가 감지되어 있는 상태이지만, 높은 주파수가 입력되는 C 부분에서는 D 플립플롭(320)의 입력 값이 항상 입력 주파수의 음반전 부분에서 'LOW'를 유지하여 출력은 항상 "0" 즉, 주파수가 감지되지 않은 상태가 된다.Referring to FIG. 6C, when a frequency lower than a desired frequency, such as the A portion, is input, the input value of the D flip-flop 320 always maintains 'HIGH' in the negative inversion portion of the input frequency, so that the output is always “1”. That is, the frequency is detected, but in the C portion where the high frequency is input, the input value of the D flip-flop 320 is always kept 'LOW' in the sound inversion portion of the input frequency, so that the output is always "0", The frequency is not detected.
이와 같이, 스마트 카드 IC의 보안장치로 유용한 본 발명에 의한 저주파수 감지회로는 낮은 주파수에서의 정보의 손실을 차단함으로써, 실제의 칩에 유용하게 사용할 수 있다As described above, the low frequency sensing circuit according to the present invention, which is useful as a security device for a smart card IC, can be usefully used for an actual chip by blocking loss of information at low frequencies.
도면 및 상세한 설명에서 본 발명의 바람직한 실시예가 기술되었고, 특정 용어가 사용되었으나, 이는 이하의 청구범위에 개시되어 있는 발명의 범주로 이를 제한하고자 하는 목적이 아니라 기술적인 개념에서 사용된 것이다. 따라서, 본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능함은 물론이다.While the preferred embodiments of the invention have been described in the drawings and the description, specific terms have been used, which are used in technical concepts rather than for the purpose of limiting the scope of the invention as set forth in the claims below. Therefore, the present invention is not limited to the above embodiments, and the modifications and improvements of the present invention are possible, of course.
이상 설명한 바와 같이, 본 발명에 의한 저주파수 감지기에 따르면, 동작 주파수보다 낮은 주파수를 정확히 검출함으로써, 고성능 장비를 이용하여 아주 낮은 주파수로 칩을 동작시켜 칩 내의 정보나 내용을 꺼내고자 할 때, 이를 효과적으로 방지할 수 있다.As described above, according to the low-frequency detector according to the present invention, by accurately detecting a frequency lower than the operating frequency, when operating the chip at a very low frequency using high-performance equipment to extract information or contents in the chip, You can prevent it.
또한, 실제 미묘한 공정의 변화와 외부의 요소로부터 흔들림이 적은 안정된 회로의 구성 즉, 회로를 디지털적으로 구성하여 아날로그 회로에서 발생할 수 있는 오동작의 요인을 최소화시키며, 전체 시스템의 안정과 보다 적은 불량율을 얻을 수 있는 효과를 발휘한다.In addition, the configuration of a stable circuit with less fluctuation from the actual subtle process changes and external factors, that is, the circuit is digitally configured to minimize the cause of malfunctions that can occur in analog circuits, and the stability of the entire system and a lower failure rate It has an effect that can be obtained.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990066757A KR20010059361A (en) | 1999-12-30 | 1999-12-30 | Apparatus for Sensing Low Frequency |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990066757A KR20010059361A (en) | 1999-12-30 | 1999-12-30 | Apparatus for Sensing Low Frequency |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010059361A true KR20010059361A (en) | 2001-07-06 |
Family
ID=19633892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990066757A KR20010059361A (en) | 1999-12-30 | 1999-12-30 | Apparatus for Sensing Low Frequency |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010059361A (en) |
-
1999
- 1999-12-30 KR KR1019990066757A patent/KR20010059361A/en not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |