KR20010059288A - Input protection circuit - Google Patents
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Abstract
Description
본 발명은 정전기 유입에 따른 파괴로부터의 소자보호를 위해 반도체 메모리장치의 내부에 구비하는 입력 보호회로에 관한 것으로, 보다 상세하게는 내부전압의 전위변화 측정이 가능한 핀 구조를 형성하므로써 패키지 후의 불량분석을 용이하게 하여 불량분석 시간 및 비용을 단축시키도록 한 입력 보호회로에 관한 것이다.The present invention relates to an input protection circuit provided inside the semiconductor memory device for protection against destruction due to the inflow of static electricity, and more particularly, failure analysis after the package is formed by forming a pin structure capable of measuring the potential change of the internal voltage. The present invention relates to an input protection circuit which makes it easy to reduce defect analysis time and cost.
일반적으로, 정전기는 반도체 장치의 내부회로를 파괴시키는 주요원인 중의 하나로, 패키지화된 반도체 장치의 데이타 입·출력 패드(DQ pad)를 통해 유입되는정전기는 반도체 장치내의 다이오드 또는 트랜지스터에 인가되어 이들 소자의 기능을 파괴시키게 된다.In general, static electricity is one of the main causes of destroying internal circuits of semiconductor devices, and static electricity flowing through the data input / output pads (DQ pads) of packaged semiconductor devices is applied to diodes or transistors in the semiconductor devices to It will destroy the function.
즉, 다이오드의 P-N 접합 사이에 인가되어 접합 스파이크를 발생시키거나, 트랜지스터의 게이트 절연막을 파괴시켜 게이트와 드레인 및 소오스를 단락시키므로써 소자의 신뢰성에 큰 영향을 미치게 된다.That is, it is applied between the P-N junctions of the diodes to generate junction spikes or break the gate insulating film of the transistor to short-circuit the gate, drain, and source, thereby greatly affecting the reliability of the device.
최근들어, 반도체 장치가 초고집적화됨에 따라 반도체 소자의 두께는 점점 더 얇아지고 있는 실정이며, 이로 인하여 정전기 방전(eletro static discharge: ESD)시 정전기에 의한 영향을 더욱 더 심하게 받고 있다.In recent years, as semiconductor devices have become highly integrated, the thickness of semiconductor devices has become thinner and thinner, and thus, the effects of static electricity during electrostatic discharge (ESD) have become more severe.
이의 해결을 위해, 정전기 방전시 주입된 전하가 소자의 내부회로를 거쳐 빠져 나가기 전에 입력단에 주입된 전하를 곧바로 파워라인(Vcc, Vss)쪽으로 방전시키기 위한 입력 보호회로로서의 정전기방전 보호회로(ESD 보호회로)를 데이타 입·출력 패드부에 삽입하게 된다.In order to solve this problem, an ESD protection circuit (ESD protection) as an input protection circuit for discharging the charge injected at the input terminal directly to the power lines (Vcc, Vss) before the charge injected during the electrostatic discharge passes through the internal circuit of the device is discharged. Circuit) is inserted into the data input / output pad section.
도 1 은 종래에 사용된 입력 보호회로의 일 실시예에 따른 회로 구성도를 도시한 것으로, 전원전압(Vcc) 인가단과 접지단(Vss) 사이에 상호 직렬연결되고, 상호간의 접속노드(N1)가 데이타 입·출력패드(1)의 출력단에 접속되며 각각의 베이스단이 접지단에 접속된 풀-업용 pnp형 바이폴라 트랜지스터(T1) 및 풀-다운용 npn형 바이폴라 트랜지스터(T2)와; 상기 데이타 입·출력패드(1)의 출력단 전위신호를 안정된 상태로 유지시켜 내부회로(3)로 전달하기 위해 상기 노드(N1)에 상호 직렬연결된 두 저항(R1, R2)과; 상기 두 저항(R1, R2)의 출력단과 접지단 사이에 각각 다이오드형으로 접속된 두 엔모스 트랜지스터(T3, T4) 및; 상기 저항(R2)과 엔모스트랜지스터(T4)의 연결노드(N2)에 각각의 게이트단인 접속되어 상기 내부회로(3)의 구동을 제어하는 CMOS형 인버터 구조의 내부회로 구동부(5)를 구비하여 구성된다.FIG. 1 is a circuit diagram illustrating a conventional input protection circuit according to an exemplary embodiment, and is connected in series between a power supply voltage Vcc and a ground terminal Vss, and is connected to each other. A pull-up pnp-type bipolar transistor T1 and a pull-down npn-type bipolar transistor T2, each of which is connected to an output terminal of the data input / output pad 1 and whose base terminal is connected to a ground terminal; Two resistors R1 and R2 connected in series to the node N1 for maintaining the output terminal potential signal of the data input / output pad 1 in a stable state and transferring the signal to the internal circuit 3; Two NMOS transistors T3 and T4 diode-connected between the output terminals of the two resistors R1 and R2 and the ground terminals, respectively; An internal circuit driver 5 having a CMOS inverter structure connected to the connection node N2 of the resistor R2 and the NMOS transistor T4 to control the driving of the internal circuit 3. It is configured by.
상기 구성을 갖는 종래의 정전기방전 보호회로에 따르면, 상기 데이타 입·출력 패드(1)에 고전압이 인가될 경우, 상기 풀-다운용 npnp형 바이폴라 트랜지스터(T2)가 턴-온되어 상기 노드(N1)로부터 접지단(Vss)으로의 전류경로를 형성하게 된다.According to the conventional electrostatic discharge protection circuit having the above configuration, when a high voltage is applied to the data input / output pad 1, the pull-down npnp type bipolar transistor T2 is turned on and the node N1 is turned on. ) To form a current path from the terminal to ground (Vss).
이때, 상기 두 저항(R1, R2)을 통해 전압강하 및 접합 항복(junction break-down)을 일으켜 전류를 기판(substrate)으로 빠지게 하며, 또한 상기 노드(N2)의 전압은 상기 다이오드형으로 접속된 엔모스 트랜지스터(MN2)가 펀치-스루(punch-through) 현상을 일으켜 접지단(Vss)으로 고전류를 빠지도록 제어하게 된다.At this time, a voltage drop and a junction break-down are caused through the two resistors R1 and R2 to cause a current to fall into the substrate, and the voltage of the node N2 is connected to the diode type. The NMOS transistor MN2 causes a punch-through phenomenon to control the high current to fall to the ground terminal Vss.
한편, 외부로부터 상기 데이타 입·출력패드(1)로 저전류성의 정전기가 인가되어진 경우에는, 상기 풀-업용 pnp형 바이폴라 트랜지스터(T1)이 턴-온되면서 전원전압(Vdd) 인가단으로부터 상기 노드(N1)으로의 전류경로를 형성하게 되므로써, 상기 내부회로(3)로 인가되는 저전류성 데이타신호의 전위레벨을 안정화시키도록 제어하게 된다.On the other hand, when low current static electricity is applied to the data input / output pad 1 from the outside, the pull-up pnp-type bipolar transistor T1 is turned on and the node from the power supply voltage Vdd is applied. By forming the current path to (N1), it is controlled to stabilize the potential level of the low current data signal applied to the internal circuit 3.
그런데, 상기 구성을 갖고 정전기 방전시 내부회로로의 데이타신호 입력 보호동작을 수행하는 종래의 입력 보호회로에 따르면, 외부 입력신호를 내부회로로 안정되게 전달하는 기능만을 수행하게 되어, 내부회로의 불량발생 여부를 판단하기 위해 요구되는 내부전압의 전위변화 측정이 패키지 이전에는 가능해 지지만, 패키지 이후에는 불가능해지게 되면서 내부 집적회로의 동작상태를 효과적으로 분석할수 없게 되는 문제점이 발생한다.However, according to the conventional input protection circuit having the above configuration and performing a data signal input protection operation to the internal circuit during electrostatic discharge, only the function of stably transferring the external input signal to the internal circuit is performed, and the internal circuit is defective. The measurement of the change in potential of the internal voltage required to determine whether it is possible before the package is possible, but after the package becomes impossible, there is a problem that can not effectively analyze the operating state of the internal integrated circuit.
통상적으로, 집적회로를 개발하는 과정에서는 많은 시행착오를 겪게되며, 이러한 시행착오를 줄이기 위한 많은 연구가 진행되고 있는 실정이다. 이러한 연구분야를 'DFT(Design for Testability)'라 하며, 설계시의 테스트 고려를 의미한다.In general, in the process of developing an integrated circuit, a lot of trial and error is experienced, and many researches are being conducted to reduce such trial and error. This research field is called 'DFT (Design for Testability)', and it means the test consideration in design.
따라서, 상기 DFT를 고려한 설계에 의해 집적공정 이후에 발생하는 불량을 매우 효과적으로 분석할 수 있게 되어 불량분석시의 시간 및 비용을 줄이고 그 정확도를 높여 상기한 집적회로 개발과정상의 여러 시행착오를 대폭 감소시켜 나가도록 하고 있다.Therefore, the design considering the DFT makes it possible to analyze the defects occurring after the integration process very effectively, thereby reducing the time and cost of the defect analysis and improving the accuracy, thereby greatly reducing the various trial and error in the integrated circuit development process. I'm trying to get out.
상기 집적공정시 발생하는 불량분석을 위해서는 집적회로 내부에 구비하는 내부전압 발전기에 의해 집적회로 외부로부터 인가되는 전압이 다각도로 변형되어 적용되는 내부전압의 전위변화 측정이 반드시 요구되는데, 종래기술에서는 상기 내부전압의 전위변화 측정이 패키지 이전에만 가능하고 패키지 이후에는 불가능하였다.In order to analyze the defects generated during the integrated process, the voltage applied from the outside of the integrated circuit is changed by various angles by an internal voltage generator provided in the integrated circuit. Potential change measurements of internal voltages were only possible before the package and not after the package.
이로 인해, 패키지 이후 내부전압의 전위변화 측정을 위해서는 패키지를 제거하는 번거로운 과정을 거쳐야 될 뿐만 아니라, 다시 테스트할 수 없는 상황이 발생하게 되어 불량분석 테스트과정에 요구되는 시간 및 비용이 크게 증가되면서, 효율을 떨어뜨리게 되는 문제점이 발생한다.As a result, to measure the potential change of the internal voltage after the package, not only has to go through a cumbersome process of removing the package, but also a situation that cannot be tested again occurs, greatly increasing the time and cost required for the defect analysis test process. There is a problem that reduces the efficiency.
본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명의 목적은 집적공정상의 패키지 과정 이후 발생하는 불량분석을 내부전압 전위변화 측정에의해 수행하므로써, 불량분석시 요구되는 시간 및 비용절감을 실현하도록 한 입력 보호회로를 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object of the present invention is to perform a failure analysis occurring after the package process in the integrated process by measuring the internal voltage potential change, so as to realize the time and cost required for the failure analysis. To provide an input protection circuit.
상기 목적을 달성하기 위하여, 본 발명에 의한 입력 보호회로는 데이타 입·출력패드의 출력단 전위를 전달받아 내부회로의 구동을 제어하는 내부회로 구동부의 전단에 접속되며, 상기 데이타 입·출력패드를 통해 전달되는 외부 데이타신호의 전위레벨에 따라 내부전압 발전기와의 스위칭여부가 제어되어 비사용중인 핀으로 내부전압을 전달하는 내부전압 전달부를 구비하는 것을 특징으로 한다.In order to achieve the above object, the input protection circuit according to the present invention is connected to the front end of the internal circuit driver for controlling the driving of the internal circuit by receiving the output terminal potential of the data input and output pad, and through the data input and output pad Switching with the internal voltage generator is controlled according to the potential level of the external data signal to be transmitted, characterized in that it comprises an internal voltage transmission unit for transmitting the internal voltage to the pin in use.
상기 내부전압 전달부는 상기 내부회로 구동부의 전단에 접속된 다이오드와,The internal voltage transfer unit and a diode connected to the front end of the internal circuit driver;
상기 다이오드의 출력단과 접지단 사이에 게이트가 전원단에 접속된 엔모스 트랜지스터와,An NMOS transistor having a gate connected to a power supply terminal between an output terminal of the diode and a ground terminal;
상기 다이오드의 출력단에 접속된 인버터와,An inverter connected to an output terminal of the diode,
상기 내부전압 발전기와 비사용중인 핀 사이에 접속되며, 상기 인버터 출력신호가 게이트단으로 인가되는 피모스 트랜지스터를 구비하는 것을 특징으로 한다.And a PMOS transistor connected between the internal voltage generator and an unused pin and to which the inverter output signal is applied to a gate terminal.
도 1 은 종래에 사용된 입력 보호회로의 일 실시예에 따른 회로 구성도1 is a circuit diagram according to an embodiment of a conventional input protection circuit;
도 2 는 본 발명에 따른 입력 보호회로의 일 실시예에 따른 회로 구성도2 is a circuit diagram illustrating an input protection circuit according to an embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
1: 데이타 입·출력 패드 3: 내부회로1: Data input / output pad 3: Internal circuit
5: 내부회로 구동부 7: 내부전압 전달부5: internal circuit drive unit 7: internal voltage transfer unit
10: 내부전압 발전기10: internal voltage generator
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.The above and other objects and features and advantages of the present invention will become more apparent from the following detailed description taken in conjunction with the accompanying drawings. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2 는 본 발명에 따른 입력 보호회로의 일 실시예에 따른 회로 구성도를 도시한 것으로, 데이타 입·출력패드(1)의 출력단(N1)과 접지단 사이에 다이오드형으로 접속된 풀-다운용 npn형 바이폴라 트랜지스터(T2)와, 상기 데이타 입·출력패드(1)의 출력단(N1) 전위신호를 안정된 상태로 유지시켜 내부회로(3)로 전달하기 위해 상기 노드(N1)에 상호 직렬연결된 두 저항(R1, R2)과, 상기 두 저항(R1, R2)의 출력단과 접지단 사이에 각각 다이오드형으로 접속된 두 엔모스 트랜지스터(T3, T4)와, 상기 저항(R2)과 엔모스 트랜지스터(T4)의 연결노드(N2)에 각각의 게이트단인 접속되어 상기 내부회로(3)의 구동을 제어하는 CMOS형 인버터 구조의 내부회로 구동부(5) 및, 상기 내부회로 구동부(5)의 전단(N2)에 접속되며 상기 데이타 입·출력패드(1)를 통해 전달되는 외부 데이타신호의 전위레벨에 따라 내부전압 발전기(10)와의 스위칭여부가 제어되어 비사용중인 핀(NC pin)으로 내부전압을 전달하는 내부전압 전달부(7)를 구비하여 구성한다.2 is a circuit diagram illustrating an input protection circuit according to an embodiment of the present invention, in which a pull-down diode type is connected between an output terminal N1 of the data input / output pad 1 and a ground terminal. Npn-type bipolar transistor T2 and the output terminal N1 of the data input / output pad 1 are connected in series to the node N1 for maintaining the stable state and transferring the signal to the internal circuit 3. Two resistors R1 and R2, two NMOS transistors T3 and T4 diode-connected between the output terminals and the ground terminals of the two resistors R1 and R2, respectively, and the resistors R2 and NMOS transistors. An internal circuit driver 5 of a CMOS inverter structure connected to the connection node N2 of T4 and controlling the driving of the internal circuit 3, and a front end of the internal circuit driver 5; An external data signal connected to the N2 and transmitted through the data input / output pad 1. Switching with the internal voltage generator 10 is controlled in accordance with the potential level of the internal voltage transmission unit 7 for transmitting the internal voltage to the pin (NC pin) that is not in use.
동 도면에서, 상기 내부전압 전달부(7)는 상기 내부회로 구동부(5)의 전단(N2)에 접속된 다이오드(D1)와, 상기 다이오드(D1)의 출력단(N3)과 접지단 사이에 게이트가 전원단에 접속된 상태로 연결된 엔모스 트랜지스터(T5)와, 상기 다이오드(D1)의 출력단(N3)에 접속된 인버터(IV1)와, 상기 내부전압 발전기(10)와 비사용중인 핀(NC pin) 사이에 접속되며 상기 인버터(IV1)의 출력단(N4) 신호가 게이트단으로 인가되는 피모스 트랜지스터(T6)를 구비하여 구성한다.In the figure, the internal voltage transmitting unit 7 has a gate connected between the diode D1 connected to the front end N2 of the internal circuit driving unit 5, the output terminal N3 of the diode D1, and the ground terminal. Transistor (T5) connected to the power supply terminal, the inverter (IV1) connected to the output terminal (N3) of the diode (D1), the internal voltage generator 10 and the non-use pin (NC) and a PMOS transistor T6 connected between the pins and to which an output terminal N4 signal of the inverter IV1 is applied to the gate terminal.
이때, 상기 엔모스 트랜지스터(T5)는 그 채널 길이가 10um이상이 되도록 설계하며, 상기 피모스 트랜지스터(T6)는 벌크단dl 상기 내부전압 발전기(10)로부터 고전압을 인가받으며, 그 채널폭을 100um이상이 되도록 설계하는 것을 특징으로 한다.In this case, the NMOS transistor T5 is designed to have a channel length of 10 μm or more, and the PMOS transistor T6 receives a high voltage from the bulk voltage dl of the internal voltage generator 10, and has a channel width of 100 μm. It is characterized by the above-mentioned design.
이하, 상기 구성을 갖는 본발명에 따른 입력 보호회로의 동작을 도면을 참조하며 자세히 살펴보기로 한다.Hereinafter, the operation of the input protection circuit according to the present invention having the above configuration will be described in detail with reference to the accompanying drawings.
우선, 일반동작시 상기 데이타 입·출력패드(1)에는 0V 혹은 Vcc 의 전위가 걸리게 된다.First, in the normal operation, the data input / output pad 1 receives a potential of 0 V or Vcc.
이때에는 상기 내부전압 전달부(7)내 엔모스 트랜지스터(T5)가 턴-온되면서 인버터(IV1)의 출력단 신호를 '로직하이'로 천이시키게 되므로써, 상기 내부전압 발전기(10)에 연결된 내부전압 전달용 피모스 트랜지스터(T6)가 턴-오프되게 된다.At this time, the NMOS transistor T5 in the internal voltage transfer unit 7 is turned on, thereby transitioning the output terminal signal of the inverter IV1 to 'logic high', and thus, the internal voltage connected to the internal voltage generator 10. The transfer PMOS transistor T6 is turned off.
즉, 상기 다이오드(D1)의 출력단(N3) 전위가 긴 채널 길이를 갖는 상기 엔모스 트랜지스터(T5)에 의해 접지전위로 유지되면서 집적회로의 동작과는 무관하게 동작하게 된다.That is, while the potential of the output terminal N3 of the diode D1 is maintained at the ground potential by the NMOS transistor T5 having a long channel length, the diode D1 operates regardless of the operation of the integrated circuit.
한편, 상기 상기 데이타 입·출력패드(1)에 Vcc+ Vresistor + Vth의 전위가 걸리게 되면 상기 인버터(IV1)가 동작하여 그 출력단(N4) 전위를 '로직로우'레벨로 천이시키게 된다.On the other hand, when the potential of Vcc + Vresistor + Vth is applied to the data input / output pad 1, the inverter IV1 is operated to transition the output terminal N4 potential to the logic low level.
이때, 상기 접지전위로 잡아주는 엔모스 트랜지스터(T5)는 10um이상의 긴 채널길이를 갖기 때문에, 상기 데이타 입·출력패드(1)를 거쳐 인가되는 전위가 우선적으로 인버터로 전달되면서, 그 출력단(N4) 전위를 '로직로우'로 천이시키게 되는 것이다.At this time, since the NMOS transistor T5 holding the ground potential has a long channel length of 10 μm or more, a potential applied through the data input / output pad 1 is preferentially transferred to the inverter, and the output terminal N4. ) To shift the potential to 'logic low'.
이에따라, 상기 내부전압 발전기(10)에 접속된 피모스 트랜지스터(T6)가 턴-온되어, 상기 비사용중인 핀(NC pin)으로 내부전압을 전달할 수 있게 되는 것이다.Accordingly, the PMOS transistor T6 connected to the internal voltage generator 10 is turned on to transmit the internal voltage to the non-use pin NC pin.
이로 인해, 상기 핀(NC pin)의 전위 측정에 의해 패키지 상태에서도 내부전압의 전위변화를 측정할 수 있게 되는 것이다.Therefore, the potential change of the internal voltage can be measured even in the package state by measuring the potential of the pin NC pin.
이상에서 설명한 바와같이 본 발명에 따른 입력 보호회로에 의하면, 패키지 상태에서도 내부전압의 전위변화 측정이 가능한 핀 구조를 형성하므로써 패키지 후의 불량분석을 용이하게 하여 불량분석 시간 및 비용을 단축시킬 수 있는 매우 뛰어난 효과가 있다.As described above, according to the input protection circuit according to the present invention, by forming a pin structure that can measure the potential change of the internal voltage even in a package state, it is possible to facilitate failure analysis after the package, thereby reducing failure analysis time and cost. Excellent effect.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to make various modifications, changes, additions, etc. within the spirit and scope of the present invention, such modifications and modifications belong to the scope of the claims You will have to look.
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1999
- 1999-12-30 KR KR1019990066680A patent/KR100323456B1/en not_active IP Right Cessation
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| KR100323456B1 (en) | 2002-02-06 |
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