KR20010056492A - Storage contact in semiconductor device and method for forming the same - Google Patents

Storage contact in semiconductor device and method for forming the same Download PDF

Info

Publication number
KR20010056492A
KR20010056492A KR1019990057967A KR19990057967A KR20010056492A KR 20010056492 A KR20010056492 A KR 20010056492A KR 1019990057967 A KR1019990057967 A KR 1019990057967A KR 19990057967 A KR19990057967 A KR 19990057967A KR 20010056492 A KR20010056492 A KR 20010056492A
Authority
KR
South Korea
Prior art keywords
layer
bit line
forming
contact
storage contact
Prior art date
Application number
KR1019990057967A
Other languages
Korean (ko)
Inventor
봉명종
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990057967A priority Critical patent/KR20010056492A/en
Publication of KR20010056492A publication Critical patent/KR20010056492A/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Abstract

PURPOSE: A storage contact of semiconductor device and forming method thereof is provided to increase the yield, not be subjected to restriction about align opened area, be easy in process and be easy of an improvement about a storage contact profile and a CD(Critical Dimension) control by preventing an oxide of a bitline due to an oxide layer for protecting the bitline, restraining a crack badness due to the volume inflation of W composing bitline, forming an oxide layer on the bitline for protecting a bitline before an etching process for forming a storage contact hole and being no constraint of chemical used in a pre-cleaning performed prior to the deposition of a polysilicon layer to form a storage contact layer. CONSTITUTION: A cell transistor is formed on a substrate including a peripheral circuit area and cell area. A dielectric layer(41) includes a bitline contact plug layer(42) contacted on one side electrode of the cell transistor and is formed on the surface. A bitline(46) is formed on the dielectric layer(41) and an oxide layer for protecting a bitline(45) is formed on bitline(46). A nitride layer for preventing an oxide and an oxide layer is stacked on the surface to expose the bitline plug layer(42). A storage contact layer is connected to the bit line contact plug layer.

Description

반도체 소자의 스토리지 콘택 및 그의 형성 방법{Storage contact in semiconductor device and method for forming the same}Storage contact in semiconductor device and method for forming the same}

본 발명은 반도체 소자에 관한 것으로, 특히 스토리지 콘택시에 비트 라인의 산화 및 용해를 막을 수 있도록한 반도체 소자의 스토리지 콘택 및 그의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a storage contact of a semiconductor device and a method of forming the semiconductor device which can prevent oxidation and dissolution of bit lines during storage contact.

이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 스토리지 노드 콘택 공정에 관하여 설명하면 다음과 같다.Hereinafter, a storage node contact process of a semiconductor device of the prior art will be described with reference to the accompanying drawings.

도 1a내지 도 1d는 종래 기술의 반도체 소자의 스토리지 콘택을 위한 공정 단면도이다.1A-1D are cross-sectional views of a process for storage contacts of a semiconductor device of the prior art.

셀 지역의 커패시터와 실리콘 기판위의 소자 형성 영역을 연결하는 도우프드 폴리 실리콘층으로 구성되는 배선 영역은 도 1a에서와 같이, 워드 라인(도면에 도시하지 않음)을 형성한후에 절연막(1)을 형성한다.The wiring region composed of a doped polysilicon layer connecting the capacitor in the cell region and the element formation region on the silicon substrate is formed with the insulating film 1 after forming a word line (not shown) as shown in FIG. 1A. do.

그리고 절연막(1)을 포토리소그래피 공정으로 선택적으로 패터닝하여 콘택홀을 형성한다.The insulating film 1 is selectively patterned by a photolithography process to form a contact hole.

이어, 상기 콘택홀을 채우는 비트라인 콘택 플러그층(2)을 형성한다.Next, the bit line contact plug layer 2 filling the contact hole is formed.

그리고 상기 전면에 Ti/TiN으로 이루어진 베리어층(3)을 형성하고 베리어층(3)상에 CVD(Chemical Vapour Deposition)공정으로 W등의 비트라인 형성용 물질층(4)을 형성한다.A barrier layer 3 made of Ti / TiN is formed on the entire surface, and a bit layer forming material layer 4 such as W is formed on the barrier layer 3 by a chemical vapor deposition (CVD) process.

이어, 도 1b에서와 같이, 상기 비트라인 형성용 물질층(4)이 노출된 상태에서 베리어층(3) 및 비트라인 형성용 물질층(4)을 선택적으로 식각하여 비트 라인(3a)(4a)을 형성한다.Subsequently, as shown in FIG. 1B, the barrier layer 3 and the bit line forming material layer 4 are selectively etched while the bit line forming material layer 4 is exposed, thereby forming bit lines 3a and 4a. ).

그리고 도 1c에서와 같이, 상기 비트라인(3a)(4a)을 포함하는 전면에 산화 방지용 질화막(5)을 300 ~ 500Å 정도의 두께로 형성한다.As shown in FIG. 1C, an oxidation-resistant nitride film 5 is formed on the entire surface including the bit lines 3a and 4a to a thickness of about 300 to 500 kPa.

이어, 도 1d에서와 같이, 상기 산화 방지용 질화막(5)상에 절연을 위해 산화막(6)을 7000Å 정도의 두께로 형성하고 스토리지 콘택을 위하여 상기 산화막(6)과 산화 방지용 질화막(5)을 Ar,CF4,CHF3,O2등의 가스를 사용하여 동시에 식각한다.Subsequently, as shown in FIG. 1D, an oxide film 6 is formed to have a thickness of about 7000 kPa for insulation on the antioxidant nitride film 5, and the oxide film 6 and the antioxidant nitride film 5 are formed to form Ar for storage contact. Etch them simultaneously using gases such as CF 4 , CHF 3 and O 2 .

상기 식각 공정으로 형성된 콘택홀을 매립하는 폴리 실리콘층을 증착하여 하부의 비트 라인 콘택 플러그층(2)에 콘택되는 스토리지 콘택층(7)을 형성한다.The polysilicon layer filling the contact hole formed by the etching process is deposited to form a storage contact layer 7 contacting the lower bit line contact plug layer 2.

이와 같은 스토리지 콘택 형성 공정시에 도 2에서와 같이, 주변 회로 영역에서는 비트 라인이 노출된다.In such a storage contact forming process, as shown in FIG. 2, the bit line is exposed in the peripheral circuit area.

도 2는 종래 기술의 반도체 소자의 스토리지 콘택시의 셀부와 주변 회로부의 식각 위치 차이를 나타낸 단면도이고, 도 3은 종래 기술의 스토리지 콘택시 얼라인 키 오픈 영역을 나타낸 단면도이다.FIG. 2 is a cross-sectional view illustrating an etching position difference between a cell portion and a peripheral circuit portion of a storage contact of a semiconductor device according to the related art, and FIG. 3 is a cross-sectional view showing an alignment key open area of a storage contact according to the prior art.

식각 공정전에 얼라인 오픈된 지역(주변 회로부)의 비트 라인은 스토리지 콘택홀 식각 공정시에 산화막(6)과 산화 방지용 질화막(5)이 동시에 식각되어 주변 회로 영역의 비트 라인이 노출된다.The bit line of the region (peripheral circuit portion) aligning open before the etching process is simultaneously etched by the oxide film 6 and the antioxidant nitride film 5 during the storage contact hole etching process to expose the bit line of the peripheral circuit area.

도 2는 셀부와 주변 회로부간의 스토리지 콘택 식각후 발생하는 식각 프로파일 및 그 차이를 나타낸 것이다.FIG. 2 illustrates an etching profile occurring after the etching of a storage contact between the cell unit and the peripheral circuit unit and differences thereof.

즉, 도 2의 셀부에서는 산화막(6)과 산화 방지용 질화막(5)이 식각되어 비트라인 콘택 플러그 지역이 오픈되어 있는 상태를 나타내고 있고, 주변 회로부에서는 스토리지 식각의 영향으로 산화막(6)과 산화 방지용 질화막(5)이 식각되어 비트라인이 노출된 상태를 나타낸다.In other words, in the cell portion of FIG. 2, the oxide film 6 and the oxidation-resistant nitride film 5 are etched to show the bit line contact plug region is opened. In the peripheral circuit portion, the oxide film 6 and the oxidation prevention film are affected by the storage etching. The nitride film 5 is etched to show a bit line exposed.

이와 같은 종래 기술의 반도체 소자의 스토리지 콘택 방법에 있어서는 다음과 같은 문제가 있다.Such a storage contact method of the semiconductor device of the prior art has the following problems.

스토리지 콘택 포토 공정시 얼라인 키 지역을 오픈해야할 경우 후속 식각 공정을 진행할때 Ar, CF4, CHF3, O2등의 반응 가스의 식각 조건이 주변 회로부에 있는 얼라인 오픈 지역의 비트 라인을 보호하고 산화막과 산화 방지용 질화막을 함께 식각하게 된다.If the alignment key area needs to be opened during the storage contact photo process, the etching conditions of the reactant gases such as Ar, CF 4 , CHF 3 and O 2 protect the bit lines in the alignment open area in the peripheral circuit part during the subsequent etching process. The oxide film and the antioxidant nitride film are etched together.

여기서, 셀부에서는 하부의 비트 라인 콘택 플러그 폴리 실리콘 지역을 오픈하게 되는 반면에 주변 회로부에 있는 얼라인 오픈 지역은 직접적으로 비트 라인을 노출시키게 된다.Here, the cell portion opens the lower bit line contact plug polysilicon region, while the alignment open region in the peripheral circuit portion directly exposes the bit line.

따라서, 도 3에 개략적으로 나타낸 얼라인 키 오픈 영역에서 스토리지 콘택 폴리 실리콘을 증착하기 전에 진행하는 전세정(pre clean) 공정시 과수(H2O2)등의 케미칼을 사용하게 되면 비트 라인을 구성하는 W이 H2O2에 매우 취약하여 완전히 용해되는 문제가 있다.Therefore, bit lines are formed when chemicals such as fruit trees (H 2 O 2 ) are used in the pre-clean process before depositing the storage contact polysilicon in the alignment key open region illustrated in FIG. 3. W is very vulnerable to H 2 O 2 and there is a problem that is completely dissolved.

본 발명은 이와 같은 종래 기술의 스토리지 콘택 방법의 문제를 해결하기 위한 것으로, 스토리지 콘택시에 비트 라인의 산화 및 용해를 막을 수 있도록한반도체 소자의 스토리지 콘택 및 그의 형성 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the problems of the prior art storage contact method, and an object thereof is to provide a storage contact of a semiconductor device and a method of forming the semiconductor device to prevent oxidation and dissolution of bit lines during storage contact. .

도 1a내지 도 1d는 종래 기술의 반도체 소자의 스토리지 콘택을 위한 공정 단면도1A-1D are cross-sectional views of a process for storage contacts of a semiconductor device of the prior art.

도 2는 종래 기술의 반도체 소자의 스토리지 콘택시의 셀부와 주변 회로부의 식각 위치 차이를 나타낸 단면도2 is a cross-sectional view showing an etching position difference between a cell portion and a peripheral circuit portion in a storage contact of a semiconductor device of the prior art;

도 3은 종래 기술의 스토리지 콘택시 얼라인 키 오픈 영역을 나타낸 단면도3 is a cross-sectional view illustrating a prior art storage contact align key open area;

도 4a내지 도 4d는 본 발명에 따른 반도체 소자의 스토리지 콘택을 위한 공정 단면도4A-4D are cross-sectional views of a process for storage contacts of a semiconductor device in accordance with the present invention.

도 5는 본 발명에 따른 스토리지 콘택시 얼라인 키 오픈 영역을 나타낸 단면도5 is a cross-sectional view showing a storage contact align key open area according to the present invention;

도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings

41. 절연막 42. 비트라인 콘택 플러그층41. Insulation layer 42. Bit line contact plug layer

43. 베리어층 44. 비트라인 형성용 물질층43. Barrier layer 44. Material layer for forming bit line

45. 비트 라인 보호용 산화막 46. 비트 라인45. Bit line protection oxide 46. Bit line

47. 산화 방지용 질화막 48. 산화막47. Oxidation nitride film 48. Oxide film

49. 스토리지 콘택층49. Storage Contact Layer

이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 스토리지 콘택은 주변 회로 영역과 셀 영역을 포함하는 반도체 기판에 형성된 셀 트랜지스터;상기 셀트랜지스터의 한쪽 전극에 콘택되는 비트 라인 콘택 플러그층을 포함하고 전면에 형성되는 절연층;상기 절연층상에 형성되는 비트 라인 및 비트 라인상에 형성되는 비트 라인 보호용 산화막;상기 비트 라인 콘택 플러그층이 노출되도록 전면에 적층되는 산화 방지용 질화막 및 산화막;상기 비트라인 콘택 플러그층에 연결 구성되는 스토리지 콘택층을 포함하여 구성되는 것을 특징으로 하고, 본 발명에 따른 반도체 소자의 스토리지 콘택 형성 방법은 셀 트랜지스터가 형성된 반도체 기판의 전면에 절연층을 형성하고 선택적으로 식각하여 콘택홀을 형성하는 단계;상기 콘택홀내에 비트 라인 콘택 플러그층을 형성하는 단계;전면에 베리어층 및 비트 라인 형성용 물질층, 비트 라인 보호용 산화막을 형성하고 선택적으로 패터닝하여 비트 라인 패턴층을 형성하는 단계;전면에 산화 방지용 질화막 및 산화막을 형성하고 스토리지 콘택을 위한 식각 공정을 비트 라인 보호용 산화막에 의해 비트 라인 노출되지 않도록 진행하는 단계;상기 식각 공정에 의해 형성된 스토리지 콘택홀을 매립하는 스토리지 콘택층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to an aspect of the present invention, a storage contact of a semiconductor device includes: a cell transistor formed on a semiconductor substrate including a peripheral circuit region and a cell region; a bit line contact plug layer contacting one electrode of the cell transistor; An insulating layer formed on the entire surface; a bit line formed on the insulating layer and a bit line protecting oxide layer formed on the bit line; an oxidation nitride layer and an oxide layer stacked on the entire surface such that the bit line contact plug layer is exposed; the bit line contact The storage contact forming method of the semiconductor device according to the present invention is characterized in that it comprises a storage contact layer connected to the plug layer, the insulating layer is formed on the entire surface of the semiconductor substrate on which the cell transistor is formed and selectively etched to contact Forming a hole; a bit in the contact hole Forming an in-contact plug layer; forming a barrier layer, a material layer for forming a bit line, an oxide film for protecting a bit line, and selectively patterning the bit line pattern layer; forming an oxide nitride film and an oxide film on the front surface And performing an etching process for the storage contact so that the bit line is not exposed by the bit line protection oxide film; forming a storage contact layer filling the storage contact hole formed by the etching process. .

이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 스토리지 콘택 및 그의 형성 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a storage contact and a method of forming the semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.

도 4a내지 도 4d는 본 발명에 따른 반도체 소자의 스토리지 콘택을 위한 공정 단면도이고, 도 5는 본 발명에 따른 스토리지 콘택시 얼라인 키 오픈 영역을 나타낸 단면도이다.4A to 4D are cross-sectional views illustrating a process of contacting storage devices of a semiconductor device according to the present invention, and FIG. 5 is a cross-sectional view illustrating a storage contact alignment key open area according to the present invention.

본 발명에 따른 반도체 소자의 스토리지 콘택은 주변 회로 영역과 셀 영역을 포함하는 반도체 기판과, 셀 트랜지스터를 포함하는 반도체 기판상에 콘택홀을 갖고 형성되는 절연막(41)과, 상기 절연막(41)의 콘택홀을 통하여 셀 트랜지스터의 한쪽 전극에 콘택되는 비트 라인 콘택 플러그층(42)(주변 회로 영역에서는 비트 라인과 직접 콘택되지만, 셀 영역에서는 스토리지 노드 콘택을 위한 중간 프러그층)과, 베리어층 및 텅스텐층으로 이루어진 비트 라인(46)과, 상기 비트 라인(46)상에 형성되는 비트라인 보호용 산화막(45)과, 상기 비트 라인(46)을 포함하는 전면에 형성되는 산화 방지용 질화막(47)과, 상기 비트 라인 콘택 플러그층(42)상에 형성되는 콘택홀을 포함하고 전면에 형성되는 산화막(48)과, 상기 산화막(48)에 형성된 콘택홀을 통하여 비트 라인 콘택 플러그층(42)에 콘택되는 스토리지 콘택층(49)을 포함하여 구성된다.The storage contact of the semiconductor device according to the present invention includes a semiconductor substrate including a peripheral circuit region and a cell region, an insulating film 41 formed with a contact hole on the semiconductor substrate including a cell transistor, and the insulating film 41. The bit line contact plug layer 42 (intermediate plug layer for contacting the bit line in the peripheral circuit area, but in the cell area but for the storage node contact) through the contact hole, and the barrier layer and tungsten A bit line 46 formed of a layer, a bit line protective oxide film 45 formed on the bit line 46, an oxidation nitride film 47 formed on an entire surface including the bit line 46, A bit line contact through an oxide film 48 formed on an entire surface of the bit line contact plug layer 42 and a contact hole formed in the oxide film 48. And a storage contact layer 49 contacting the plug layer 42.

여기서, 상기 식각 스토퍼용 산화막(45)은 산화막(48)에 스토리지 콘택층(49)을 형성하기 위한 콘택홀 형성시에 비트 라인이 노출되는 것을 막아 후속되는 스토리지 콘택층(49) 형성시에 비트 라인(46)(주변 회로 영역 특히 얼라인 키 오픈 영역)이 용해되는 것을 막는다.Here, the etch stopper oxide layer 45 prevents the bit line from being exposed during the formation of the contact hole for forming the storage contact layer 49 in the oxide layer 48, thereby forming the bit during the subsequent formation of the storage contact layer 49. The line 46 (peripheral circuit area, in particular the align key open area) is prevented from melting.

이와 같은 구조를 갖는 본 발명에 따른 반도체 소자의 스토리지 콘택 형성 방법은 다음과 같다.The storage contact forming method of the semiconductor device having the structure as described above is as follows.

셀 지역의 커패시터와 실리콘 기판위의 소자 형성 영역을 연결하는 도우프드 폴리 실리콘층으로 구성되는 배선 영역은 도 4a에서와 같이, 워드 라인(도면에 도시하지 않음)을 형성한후에 절연막(41)을 형성한다.The wiring region composed of a doped polysilicon layer connecting the capacitor in the cell region and the element formation region on the silicon substrate is formed with an insulating film 41 after forming a word line (not shown) as shown in FIG. 4A. do.

그리고 절연막(41)을 포토리소그래피 공정으로 선택적으로 패터닝하여 콘택홀을 형성한다.The insulating film 41 is selectively patterned by a photolithography process to form a contact hole.

이어, 상기 콘택홀을 채우는 비트라인 콘택 플러그층(42)을 형성한다.Next, a bit line contact plug layer 42 is formed to fill the contact hole.

그리고 상기 전면에 Ti/TiN으로 이루어진 베리어층(43)을 형성하고 베리어층(43)상에 CVD(Chemical Vapour Deposition)공정으로 W등의 비트라인 형성용 물질층(44),비트라인 보호용 산화막(45)을 차례로 형성한다.In addition, a barrier layer 43 made of Ti / TiN is formed on the entire surface, and a bit line forming material layer 44 such as W is formed by a CVD (chemical vapor deposition) process on the barrier layer 43, and an oxide film for protecting the bit line ( 45) are formed in sequence.

상기 비트라인 보호용 산화막(45)은 스토리지 콘택 식각 공정시에 식각 스톱층 역할을 하기 위한 것으로 900Å ~ 1100Å의 두께로 형성한다.The bit line protection oxide layer 45 serves to serve as an etch stop layer during the storage contact etching process, and is formed to have a thickness of 900 kV to 1100 kV.

이어, 도 4b에서와 같이, 상기 비트라인 보호용 산화막(45),비트라인 형성용 물질층(44),베리어층(43)을 선택적으로 식각하여 비트 라인(46)을 형성한다.Subsequently, as illustrated in FIG. 4B, the bit line protection oxide layer 45, the bit line forming material layer 44, and the barrier layer 43 are selectively etched to form the bit line 46.

그리고 도 4c에서와 같이, 상기 비트라인(46)을 포함하는 전면에 산화 방지용 질화막(47)을 300 ~ 500Å 정도의 두께로 형성한다.As illustrated in FIG. 4C, an oxidation-resistant nitride film 47 is formed on the entire surface including the bit line 46 to a thickness of about 300 to 500 kPa.

이어, 도 4d에서와 같이, 상기 산화 방지용 질화막(47)상에 절연을 위해 산화막(48)을 6500Å ~ 7500Å의 두께로 형성하고 스토리지 콘택을 위하여 상기 산화막(48)과 산화 방지용 질화막(47)을 Ar,CF4,CHF3,O2등의 가스를 사용하여 동시에 식각한다.Subsequently, as shown in FIG. 4D, an oxide film 48 is formed on the antioxidant nitride film 47 to have a thickness of 6500 GPa to 7500 GPa for insulation, and the oxide film 48 and the antioxidant nitride film 47 are formed for storage contact. Etching is performed simultaneously using gases such as Ar, CF 4 , CHF 3 , and O 2 .

상기 스토리지 콘택 식각 공정시에 비트 라인(46)상의 식각 스토퍼용산화막(45)이 식각되지 않도록한다.During the storage contact etching process, the etch stopper oxide layer 45 on the bit line 46 is not etched.

그리고 상기 식각 공정으로 형성된 콘택홀을 매립하는 폴리 실리콘층을 증착하여 하부의 비트 라인 콘택 플러그층(42)에 콘택되는 스토리지 콘택층(49)을 형성한다.In addition, a polysilicon layer filling the contact hole formed by the etching process is deposited to form a storage contact layer 49 contacting the lower bit line contact plug layer 42.

이와 같은 본 발명에 따른 스토리지 콘택 공정에 있어서는 비트라인 보호용 산화막(45)에 의해 비트 라인(46)이 보호된 상태에서 스토리지 콘택홀 형성 공정이 진행되어 스토리지 콘택층을 형성하기 위한 폴리 실리콘의 증착전에 시행되는 전세정 공정시에 특정의 H2O2등의 케미칼에 의한 비트 라인의 손상이 억제된다.In the storage contact process according to the present invention, the storage contact hole forming process is performed in a state where the bit line 46 is protected by the bit line protection oxide film 45 before the deposition of polysilicon to form the storage contact layer. At the time of the pre-cleaning process to be performed, damage to the bit line by chemicals such as specific H 2 O 2 is suppressed.

도 5는 스토리지 콘택시에 비트 라인 보호용 산화막에 의해 에치 스톱되어 비트 라인이 노출되지 않아 산화 및 케미칼에 의한 용해를 방지할 수 있는 영역 즉, 스토리지 콘택홀 식각 공정후의 얼라인 키 오픈 영역의 단면을 나타낸 것이다.5 is a cross-sectional view of an alignment key open area after a storage contact hole etching process where the bit line is etched stop by the bit line protection oxide film during storage contact so that the bit line is not exposed to prevent oxidation and dissolution by chemicals. It is shown.

이와 같은 본 발명에 따른 반도체 소자의 스토리지 콘택 및 그의 형성 방법은 다음과 같은 효과가 있다.Such a storage contact and a method of forming the semiconductor device according to the present invention has the following effects.

비트 라인 보호용 산화막에 의해 비트 라인의 산화를 방지할 수 있으므로 비트 라인을 구성하는 W의 부피 팽창에 의한 크랙성 불량을 억제하여 수율(yield) 향상을 도모할 수 있다.Since the bit line protection oxide film can prevent oxidation of the bit line, it is possible to suppress cracking defects due to volume expansion of W constituting the bit line, thereby improving yield.

또한, 스토리지 콘택홀 형성을 위한 식각 공정전에 이미 비트라인상에 비트 라인 보호용 산화막이 형성되어 있으므로 얼라인 오픈되는 영역에 대한 제한을 받지 않는다.In addition, since an oxide film for protecting the bit line is already formed on the bit line before the etching process for forming the storage contact hole, the region to be aligned is not limited.

또 다른 효과로는 스토리지 콘택층을 형성하기 위한 폴리 실리콘층의 증착전에 시행하는 전세정시에 사용되는 케미칼의 제약이 없다.Another effect is that there is no chemical limitation used in pre-cleaning prior to deposition of the polysilicon layer to form the storage contact layer.

이는 공정의 용이성을 확보하고 스토리지 콘택 프로파일에 대한 개선 및 CD(Critical Dimension) 조절이 용이하다.This ensures ease of processing, improves the storage contact profile, and facilitates critical dimension (CD) control.

Claims (5)

주변 회로 영역과 셀 영역을 포함하는 반도체 기판에 형성된 셀 트랜지스터;A cell transistor formed on a semiconductor substrate including a peripheral circuit region and a cell region; 상기 셀트랜지스터의 한쪽 전극에 콘택되는 비트 라인 콘택 플러그층을 포함하고 전면에 형성되는 절연층;An insulating layer formed on an entire surface of the cell transistor and including a bit line contact plug layer contacting one electrode of the cell transistor; 상기 절연층상에 형성되는 비트 라인 및 비트 라인상에 형성되는 비트 라인 보호용 산화막;A bit line formed on the insulating layer and a bit line protection oxide film formed on the bit line; 상기 비트 라인 콘택 플러그층이 노출되도록 전면에 적층되는 산화 방지용 질화막 및 산화막;An oxide nitride film and an oxide film stacked on the entire surface of the bit line contact plug layer to expose the bit line contact plug layer; 상기 비트라인 콘택 플러그층에 연결 구성되는 스토리지 콘택층을 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 스토리지 콘택.And a storage contact layer coupled to the bit line contact plug layer. 제 1 항에 있어서, 주변 회로 영역의 비트 라인은 비트 라인 보호용 산화막에 의해 노출되지 않아 스토리지 콘택층과 연결되지 않는 것을 특징으로 하는 반도체 소자의 스토리지 콘택.The storage contact of claim 1, wherein the bit line of the peripheral circuit area is not exposed by the bit line protection oxide and is not connected to the storage contact layer. 셀 트랜지스터가 형성된 반도체 기판의 전면에 절연층을 형성하고 선택적으로 식각하여 콘택홀을 형성하는 단계;Forming a contact hole by forming an insulating layer on a front surface of the semiconductor substrate on which the cell transistor is formed and selectively etching the contact hole; 상기 콘택홀내에 비트 라인 콘택 플러그층을 형성하는 단계;Forming a bit line contact plug layer in the contact hole; 전면에 베리어층 및 비트 라인 형성용 물질층, 비트 라인 보호용 산화막을형성하고 선택적으로 패터닝하여 비트 라인 패턴층을 형성하는 단계;Forming a barrier layer, a material layer for forming a bit line, and an oxide film for protecting a bit line on a front surface thereof, and selectively patterning the bit line pattern layer; 전면에 산화 방지용 질화막 및 산화막을 형성하고 스토리지 콘택을 위한 식각 공정을 비트 라인 보호용 산화막에 의해 비트 라인 노출되지 않도록 진행하는 단계;Forming an oxidation nitride film and an oxide film on the entire surface and performing an etching process for storage contact so that the bit line is not exposed by the bit line protection oxide film; 상기 식각 공정에 의해 형성된 스토리지 콘택홀을 매립하는 스토리지 콘택층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 스토리지 콘택 형성 방법.Forming a storage contact layer filling the storage contact hole formed by the etching process. 제 3 항에 있어서, 비트라인 보호용 산화막을 900Å ~ 1100Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 스토리지 콘택 형성 방법.4. The method of claim 3, wherein the bit line protective oxide film is formed to a thickness of 900 kW to 1100 kW. 제 3 항에 있어서, 산화 방지용 질화막 및 산화막을 각각 300 ~ 500Å 그리고 6500Å ~ 7500Å의 두께로 형성하고 스토리지 콘택을 위하여 Ar 또는 CF4또는 CHF3또는 O2의 식각 가스를 사용하여 동시에 식각하는 것을 특징으로 하는 반도체 소자의 스토리지 콘택 형성 방법.The method of claim 3, wherein the oxidation-resistant nitride film and the oxide film is formed to a thickness of 300 ~ 500 6 and 6500Å ~ 7500Å, respectively, and simultaneously etched using an etching gas of Ar or CF 4 or CHF 3 or O 2 for storage contacts. A storage contact forming method of a semiconductor device.
KR1019990057967A 1999-12-15 1999-12-15 Storage contact in semiconductor device and method for forming the same KR20010056492A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990057967A KR20010056492A (en) 1999-12-15 1999-12-15 Storage contact in semiconductor device and method for forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990057967A KR20010056492A (en) 1999-12-15 1999-12-15 Storage contact in semiconductor device and method for forming the same

Publications (1)

Publication Number Publication Date
KR20010056492A true KR20010056492A (en) 2001-07-04

Family

ID=19626090

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990057967A KR20010056492A (en) 1999-12-15 1999-12-15 Storage contact in semiconductor device and method for forming the same

Country Status (1)

Country Link
KR (1) KR20010056492A (en)

Similar Documents

Publication Publication Date Title
US6221714B1 (en) Method of forming a contact hole in a semiconductor substrate using oxide spacers on the sidewalls of the contact hole
US7166507B2 (en) Semiconductor device and method for forming same using multi-layered hard mask
KR100385951B1 (en) Semiconductor memory device having multi-layer storage node contact plug and fabrication method thereof
KR100683402B1 (en) Method of forming contact hole of semiconductor device and resultant structure
KR950000519B1 (en) Manufacturing method of self align contact using poly-silicon layer
KR20010056492A (en) Storage contact in semiconductor device and method for forming the same
KR20000073501A (en) a manufacturing method of contact holes of semiconductor devices
KR100314648B1 (en) Method of manufacturing a semiconductor device
KR100382730B1 (en) Metal contact structure in semiconductor device and forming method thereof
KR100451040B1 (en) Method of manufacturing a flash memory device
KR100753031B1 (en) Method of forming contact hole in semiconductor device
KR100835506B1 (en) Manufacturing method of semiconductor device
KR100537187B1 (en) Method for fabrication of semiconductor device
KR100879745B1 (en) Method of forming contact for semiconductor device
KR101096434B1 (en) Method for forming gate of semiconductor device
KR100808369B1 (en) Method of manufacturing a semiconductor device
KR100558034B1 (en) Method for forming semiconductor device capable of preventing plug loss during tungsten bit line formation process
KR0126877B1 (en) Silicide of formation method
KR100419870B1 (en) A method for fabricating metal line
KR0147636B1 (en) A semiconductor apparatus with wiring structure protecting shallow junction and manufacturing method thereof
KR100403349B1 (en) Interconnection structure between metal wiring layer and via plug and forming method thereof
KR101035598B1 (en) Method for fabricating semiconductor devices
KR100745051B1 (en) Method for forming the contact in semiconductor device
KR20040008685A (en) Method for forming conduction line having hard mask layer in semiconductor device
KR20010096349A (en) Method for fabricating a semiconductor memory device having Self-Aligned Contact

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid