KR20010056124A - 반도체 소자의 본드 패드 형성 방법 - Google Patents

반도체 소자의 본드 패드 형성 방법 Download PDF

Info

Publication number
KR20010056124A
KR20010056124A KR1019990057557A KR19990057557A KR20010056124A KR 20010056124 A KR20010056124 A KR 20010056124A KR 1019990057557 A KR1019990057557 A KR 1019990057557A KR 19990057557 A KR19990057557 A KR 19990057557A KR 20010056124 A KR20010056124 A KR 20010056124A
Authority
KR
South Korea
Prior art keywords
bond pad
film
layer
metal
forming
Prior art date
Application number
KR1019990057557A
Other languages
English (en)
Inventor
양종열
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR1019990057557A priority Critical patent/KR20010056124A/ko
Publication of KR20010056124A publication Critical patent/KR20010056124A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05009—Bonding area integrally formed with a via connection of the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05558—Shape in side view conformal layer on a patterned surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 소자의 본드 패드 형성 방법을 개시한다. 개시된 본 발명은, 필드 산화막상에 폴리실리콘층을 형성한 후, 기판 전체 상부에 절연막을 균일한 두께로 형성한다. 따라서, 절연막은 폴리실리콘이 형성된 부분과 그 사이 부분 사이에서 단차가 형성되는 굴곡진 형상을 자연적으로 이루게 된다. 이러한 굴곡진 형상의 절연막상에 본드 패드가 되는 제 1 금속막을 증착하게 되면, 제 1 금속막도 자연적으로 굴곡진 형상을 이루게 된다. 제 1 금속막의 외곽 상부를 따라 제 2 금속막을 증착한 다음, 제 2 금속막상에 보호층을 형성한다.

Description

반도체 소자의 본드 패드 형성 방법{METHOD OF FORMING BOND PAD ON SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 본드 패드 형성 방법에 관한 것으로서, 보다 구체적으로는 반도체 소자를 패키징하는 공정에서, 금속 와이어 또는 패턴 필름이 연결되는 본드 패드를 반도체 소자에 형성하는 방법에 관한 것이다.
반도체 패키지는 소형화, 고속화, 고기능화라는 전자 기기의 요구에 대응하기 위해, 새로운 형태가 계속해서 개발되어 종류가 다양해 지고 있다. 거기에 전자 기기의 용도에 대응하여 반도체 패키지의 적절한 사용이 중요하게 되었다. 메모리 반도체 제품에 있어서는 패키지의 소형, 박형화가 중요한 과제이며, 메모리로서는 대용량의 반도체 칩을 고밀도로 패키징하고 싶다는 요구가 강하다. 이러한 관점에서 1.0 mm 두께를 갖는 TSOP(thin small outlead package)와 같은 패키지가 개발되었다.
이상과 같이 패키지에는 여러 가지 종류가 있고, 어느 종류이던간에 반도체 칩과 보드를 전기적으로 연결하는 매개체가 필요하게 된다. 패키지에 사용되는 매개체로는 통상적으로 리드 프레임과 금속 와이어가 사용되고, 최근의 개발 추세인 칩 스캐일 패키지에서는 주로 패턴 필름이 사용된다. 따라서, 금속 와이어 또는 패턴 필름이 반도체 칩에 전기적으로 연결되어야 하므로, 반도체 칩, 즉 반도체 소자에는 본드 패드가 오픈된 상태로 형성되어야 한다.
도 1에 종래의 본드 패드가 평면도로 도시되어 있다. 도 1에 도시된 바와 같이, 직사각형 구조의 본드 패드(1)의 외곽을 따라 보호층(2)이 형성되어 있다. 본드 패드(1)의 하부 구조를 도 1의 Ⅱ-Ⅱ 선을 따라 취한 단면도인 도 2를 참고로 하여 설명한다.
도 2에 도시된 바와 같이, 필드 산화막(3)상에 BPSG와 같은 평탄화막(4)이 형성되어 있고, 평탄화막(4) 상부에 순차적으로 제 1 및 제 2 금속막(5,1)이 증착되어 있다. 여기서, 최상부에 배치되어 외부로 노출된 제 2 금속막(1)이 바로 본드패드가 된다. 따라서, 제 2 금속막(1)의 외곽에는 보호층(2)이 배치되어 있다.
이러한 구조의 본드 패드에 금속 와이어가 본딩되거나 또는 도전성 범프를 매개로 패턴 테이프가 압착식으로 접착된다.
그런데, 종래의 본드 패드 표면은 평평하다. 이로 인하여, 금속 와이어 또는 패턴 필름과 본드 패드가 접촉하는 면이 좁다는 단점이 있다. 접촉 면적이 좁으면, 당연히 접속 불량이 발생될 소지가 매우 높고, 이로 인하여 전기 신호 경로가 끊어지는 사태가 발생된다.
따라서, 본 발명은 종래의 방법으로 형성된 본드 패드로 인한 문제점을 해소하기 위해 안출된 것으로서, 금속 와이어 또는 패턴 필름과 본드 패드간의 접촉 면적이 확장되도록 하여, 접속 불량을 방지할 수 있는 반도체 소자의 본드 패드 형성 방법을 제공하는데 목적이 있다.
도 1은 종래 방법에 의해 형성된 본드 패드를 나타낸 평면도.
도 2는 도 1의 Ⅱ-Ⅱ 선을 따라 취한 단면도.
도 3은 본 발명에 따른 방법에 의해 형성된 본드 패드를 나타낸 평면도.
도 4는 도 3의 Ⅳ-Ⅳ 선을 따라 취한 단면도.
- 도면의 주요 부분에 대한 부호의 설명 -
10 ; 필드 산화막 11 ; 폴리실리콘층
12 ; 절연막 13 ; 제 1 금속막
12a,13a ; 굴곡부 14 ; 제 2 금속막
15 ; 보호층
상기와 같은 목적을 달성하기 위하여, 본 발명에 따른 본드 패드 형성 방법은 다음과 같다.
필드 산화막상에 폴리실리콘층을 형성한 후, 기판 전체 상부에 절연막을 균일한 두께로 형성한다. 따라서, 절연막은 폴리실리콘이 형성된 부분과 그 사이 부분 사이에서 단차가 형성되는 굴곡진 형상을 자연적으로 이루게 된다. 이러한 굴곡진 형상의 절연막상에 본드 패드가 되는 제 1 금속막을 증착하게 되면, 제 1 금속막도 자연적으로 굴곡진 형상을 이루게 된다. 제 1 금속막의 외곽 상부를 따라 제2 금속막을 증착한 다음, 제 2 금속막상에 보호층을 형성한다.
상기된 본 발명의 구성에 의하면, 본드 패드 표면이 굴곡지게 형성되므로써, 본드 패드와 금속 와이어 또는 패턴 필름간의 접촉 면적이 종래의 평평한 본드 패드 경우보다 대폭 확장된다. 따라서, 본드 패드와 금속 와이어 또는 패턴 필름간의 접속 불량이 방지된다.
이하, 본 발명의 바람직한 실시예를 첨부도면에 의거하여 설명한다.
도 3은 본 발명에 따른 방법으로 완성된 본드 패드 표면을 나타낸 평면도이고, 도 4는 도 3의 Ⅳ-Ⅳ 선을 따라 취한 단면도이다.
도 3에 도시된 바와 같이, 본 발명에 따른 방법으로 완성된 본드 패드(13)는 그의 표면이 평평하지 않고 종횡 일정 간격으로 굴곡부(13a)를 갖는다. 본드 패드(13)의 외곽에는 제 2 금속층(14)이 배열되고, 제 2 금속층(14)상에 보호층(15)이 배열된다. 이러한 구조를 갖는 본드 패드(13)를 형성하는 방법을 도 3의 Ⅳ-Ⅳ 선을 따라 취한 단면도인 도 4를 참조로 하여 상세히 설명한다.
기판상에 수 개의 필드 산화막(10)을 형성한다. 각 필드 산화막(10)상에 폴리실리콘층(11)을 형성한 후, 전체 결과물상에 일정한 두께로 절연막(12)을 도포한다. 여기서, 필드 산화막(10)과 폴리실리콘층(11)상에 형성된 절연막(12) 부분이 폴리실리콘층(11) 사이 부분인 기판상에 형성된 절연막(12) 부분보다 높아서 단차가 형성된다. 즉, 절연막(12)은 웨이브 형상의 굴곡부(12a)를 자연적으로 갖게 된다.
이어서, 본드 패드가 되는 제 1 금속막(13)을 굴곡진 형상의 절연막(12)상에일정한 두께로 증착하게 되면, 제 1 금속막(13)도 절연막(12)의 형상대로 굴곡부(13a)를 갖게 된다. 따라서, 제 1 금속막(13)의 표면이 평평하지 않고 굴곡진 형상을 이루게 된다. 그러므로, 제 1 금속막(13), 즉 본드 패드 표면의 면적이 평평한 경우보다 확장되고, 따라서 본드 패드(13)와 금속 와이어 또는 패턴 필름간의 접촉 면적이 늘어나게 된다.
이어서, 제 1 금속막(13)의 외곽을 따라 제 2 금속막(14)을 증착한 다음, 제 2 금속막(14)상에 제 2 금속막(14)의 내측 일부분만이 노출되도록 보호층(15)을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의하면, 본드 패드 표면이 굴곡진 형상을 갖게 되므로써, 본드 패드와 금속 와이어 또는 패턴 필름간의 접촉 면적이 평평한 경우보다 대폭 확장된다. 따라서, 본드 패드와 금속 와이어 또는 패턴 필름간의 접속 불량이 방지된다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고, 이하 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (1)

  1. 기판 표면에 외부와의 전기적 접속을 위한 본드 패드를 형성하는 방법으로서,
    상기 기판상에 수 개의 필드 산화막을 형성하는 단계;
    상기 각 필드 산화막상에 폴리실리콘층을 형성하는 단계;
    상기 전체 결과물 상부에 일정한 두께로 절연막을 형성하여, 상기 폴리실리콘층 상부에 위치한 절연막 부분이 각 필드 산화막 사이에 형성된 절연막 부분보다 높아서 웨이브 형태의 굴곡부를 절연막이 갖도록 하는 단계;
    상기 굴곡 형태의 절연막상에, 상기 본드 패드가 되는 제 1 금속막을 절연막 형태와 동일하게 굴곡부를 갖는 형태로 증착하는 단계;
    상기 제 1 금속막의 외곽을 따라 제 2 금속막을 증착하는 단계; 및
    상기 제 2 금속막상에 보호층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 본드 패드 형성 방법.
KR1019990057557A 1999-12-14 1999-12-14 반도체 소자의 본드 패드 형성 방법 KR20010056124A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019990057557A KR20010056124A (ko) 1999-12-14 1999-12-14 반도체 소자의 본드 패드 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019990057557A KR20010056124A (ko) 1999-12-14 1999-12-14 반도체 소자의 본드 패드 형성 방법

Publications (1)

Publication Number Publication Date
KR20010056124A true KR20010056124A (ko) 2001-07-04

Family

ID=19625729

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990057557A KR20010056124A (ko) 1999-12-14 1999-12-14 반도체 소자의 본드 패드 형성 방법

Country Status (1)

Country Link
KR (1) KR20010056124A (ko)

Similar Documents

Publication Publication Date Title
US6518655B2 (en) Multi-chip package-type semiconductor device
US6342724B1 (en) Thin film capacitor coupons for memory modules and multi-chip modules
US7531381B2 (en) Manufacturing method of a quad flat no-lead package structure
KR100241476B1 (ko) 집적 회로용 절연 리드 프레임 및 그의 제조 방법
US7396763B2 (en) Semiconductor package using flexible film and method of manufacturing the same
CN100459115C (zh) 带式电路衬底及使用该衬底的半导体芯片封装
US6392305B1 (en) Chip scale package of semiconductor
JP2001035998A (ja) ウェーハレベルスタックパッケージ及びその製造方法
JPH0729934A (ja) バンプを持つ半導体構造
JP2622156B2 (ja) 集積回路パッド用の接触方法とその構造
KR20050020708A (ko) 전기 회로 기판
KR20010056778A (ko) 칩 사이즈 패키지
KR20010056124A (ko) 반도체 소자의 본드 패드 형성 방법
JP2002026064A (ja) 半導体素子のボンディングパッド構造体及びその製造方法
KR100243376B1 (ko) 반도체 패키지 및 그 제조방법
JPH06268151A (ja) 半導体装置
JPH08213545A (ja) 半導体装置
JP2773762B2 (ja) 半導体装置の製造方法
KR101269329B1 (ko) 반도체 칩
JPH0476927A (ja) 半導体集積回路
KR0134646B1 (ko) 역적층 초박형 패키지 및 그 제조방법
JP2583405B2 (ja) 半導体装置用リードフレーム
KR19980036467A (ko) 반도체장치의 패드(pad)구조
JPS5824014B2 (ja) 実装体の製造方法
JP2001094031A (ja) 無線周波数タグ及びその製造方法

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination