KR20010054909A - Address circuit for semiconductor memory - Google Patents
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Abstract
Description
본 발명은 고집적 반도체 메모리 소자에서 제작중에 발생한 일부 결함에 의해 양품의 칩(good-chip)을 취득할 수 없는 경우, 리페어(Repair)가 가능한 칩의 일부만을 이용하여 본래보다 저용량의 메모리 칩을 구현할 수 있게 하는 반도체 메모리 어드레스 회로에 관한 것이다.According to the present invention, when a good chip cannot be obtained due to some defects occurring during fabrication in a highly integrated semiconductor memory device, a memory chip having a lower capacity than the original can be implemented using only a part of a chip that can be repaired. A semiconductor memory address circuit is provided.
일반적으로, 반도체 메모리의 어드레스 회로는 외부로부터 입력된 어드레스 값을 입력받아 메모리의 해당 워드라인을 활성화시키는 역할을 하며, 또 메모리 셀의 리프레쉬(Refresh)를 위해 내부적으로 해당 어드레스를 발생시키는 역할을 한다.In general, an address circuit of a semiconductor memory receives an address value input from an external device and activates a corresponding word line of the memory, and internally generates a corresponding address for refreshing a memory cell. .
이와 같은 기능을 갖는 종래의 반도체 메모리 어드레스 회로의 구성을 도1에 도시하였다.The configuration of a conventional semiconductor memory address circuit having such a function is shown in FIG.
종래의 반도체 메모리 어드레스 회로는 리프레쉬 신호(REF)에 의하여 내부 어드레스(RAaB)를 발생시키는 리프레쉬 카운터(1)와, 외부로부터 발생된 어드레스(EA<a>)를 입력받는 어드레스 입력부(2)와, 리프레쉬 신호(REF)의 논리 레벨에 따라 외부 어드레스(EA<a>) 또는 내부 어드레스(RAaB)를 선택적으로 출력하는 어드레스 선택부(3)와, 이 어드레스 선택부(3)에서 출력된 어드레스(BXa)를 래치하고 프리 디코딩하는 프리 디코딩부(4)와, 이 프리 디코딩부(4)의 출력을 디코딩하여 특정 워드라인(WL)을 선택적으로 활성화시키는 로우 디코딩부(5)로 이루어진다.The conventional semiconductor memory address circuit includes a refresh counter 1 for generating an internal address RAaB by the refresh signal REF, an address input unit 2 for receiving an external address EA <a>, and An address selector 3 for selectively outputting an external address EA <a> or an internal address RAaB according to the logic level of the refresh signal REF, and an address BXa output from the address selector 3 ) And a row decoding section 5 for decoding the output of the pre decoding section 4 and selectively activating a specific word line WL.
이하, 4뱅크 구조로 이루어진 256M SDRAM을 예로 들어, 종래 기술의 구성과 동작을 설명한다.Hereinafter, the configuration and operation of the prior art will be described using 256M SDRAM having a 4-bank structure as an example.
도2는 종래의 리프레쉬 카운터부(1)의 구성을 도시한 블록도이며, 도3은 이 리프레쉬 카운터를 구성하고 있는 단위 카운트 셀(RCUNIT)의 내부 회로를 도시한 회로도이다.FIG. 2 is a block diagram showing the structure of a conventional refresh counter unit 1. FIG. 3 is a circuit diagram showing the internal circuit of the unit count cell RCUNIT constituting this refresh counter.
리프레쉬 카운터부(1)는 13개의 카운트 셀로 구성되며, 이는 REF신호의 입력에 의해 1씩 증가하는 2진 데이터 즉, 내부 어드레스(RAaB)를 순차적으로 발생시킨다.The refresh counter unit 1 is composed of thirteen count cells, which sequentially generate binary data, i.e., internal addresses RAaB, which are incremented by one by input of the REF signal.
도3은 카운트 셀의 일 실시예를 도시한 회로도이며, 이와 같이 리프레쉬 카운터의 단위 카운트 셀(RCUNIT)들은 리프레쉬 신호(REF)의 폴링 엣지(Falling Edge)에서 내부 어드레스(RAaB)를 발생시키게 된다. 즉, 각 셀들은 REF가 입력될 때마다 저장된 2진 정보값을 토글(Toggle)시키고 캐리(RCAa)를 발생시켜 상위 비트의 카운트 셀 입력으로 하여 13비트의 순차적으로 증가하는 어드레스 값을 발생시키게된다.FIG. 3 is a circuit diagram illustrating an embodiment of a count cell, and as such, the unit count cells RCUNIT of the refresh counter generate an internal address RAaB at the falling edge of the refresh signal REF. That is, each cell toggles the stored binary information value every time REF is input, generates a carry RCAa, and generates a 13-bit sequentially increasing address value as an input bit count cell. .
어드레스 선택부(3)는 도4에 도시한 바와 같이 REF의 논리 레벨이 "High"인 경우는As shown in Fig. 4, the address selector 3 has a high logic level of REF.
내부 어드레스(RAaB)를, "Low"인 경우는 외부 어드레스(EA<a>)를 선택적으로 출력한다.When the internal address RAaB is "Low", the external address EA <a> is selectively output.
따라서, 메모리의 리프레쉬 동작은 다음과 같이 진행된다.Therefore, the refresh operation of the memory proceeds as follows.
리프레쉬 카운터부(1)는 REF의 Falling Edge에서 내부 어드레스(RAaB)를 순차적으로 발생시키며, 어드레스 선택부(3)는 이 내부 어드레스(RAaB)를 선택하여 BXa(a=0~12)를 출력한다. 프리 디코딩부(4)는 BXa를 래치하고 프리 디코딩된 로우(Row)어드레스를 발생시키며 로우 디코딩부(5)는 이를 입력으로 하여 디코딩하고 해당 워드라인(WL)을 활성화시킨다. 그러면 해당 메모리 어레이의 센스 엠프(도시 생략)가 동작하여 선택된 워드라인(WL)에 연결된 메모리 셀(도시 생략)의 정보를 센싱하며, 이 과정에 의해 메모리 셀의 정보는 리프레쉬된다.The refresh counter 1 sequentially generates the internal address RAaB at the falling edge of REF, and the address selector 3 selects the internal address RAaB and outputs BXa (a = 0 to 12). . The pre-decoding section 4 latches BXa and generates a pre-decoded row address. The row decoding section 5 decodes it as an input and activates the corresponding word line WL. Then, a sense amplifier (not shown) of the corresponding memory array operates to sense information of a memory cell (not shown) connected to the selected word line WL, and the memory cell information is refreshed by this process.
4뱅크 구조의 256K Mat(512×512)로 구성된 256M SDRAM의 경우의 리프레쉬 순서는 도5에 도시한 바와 같이, Mat0(M0)의 WL0에서 시작하여 순차적으로 활성화되어 M15의 WL8191까지 진행되며, 도6은 이 때의 각 신호 파형의 타이밍도를 도시하였다.In the case of 256M SDRAM composed of 256K Mat (512 × 512) having a 4-bank structure, the refresh sequence starts sequentially from WL0 of Mat0 (M0) and proceeds to WL8191 of M15, as shown in FIG. 6 shows a timing chart of each signal waveform at this time.
그러나, 상술한 바와 같은 종래의 메모리 어드레스 회로는 리프레쉬 카운터에서 발생시키는 내부 어드레스가 0부터 8191까지 순차적으로 발생되므로, 제작 공정중 메모리의 일부 영역에 결함이 생긴 경우, 사용 가능한 메모리 영역이 존재함에도 불구하고 칩(Chip)전체를 불량으로 처리할 수밖에 없는 문제점이 있으며, 또한 리프레쉬를 이웃한 워드라인에 대하여 연속하여 진행하기 때문에 전류가 한쪽으로 과다하게 집중되어 메모리 셀이나 센스 엠프 라인의 전기적 특성을 빨리 저하시키는 원인이 되고있다.However, in the conventional memory address circuit as described above, since the internal address generated by the refresh counter is sequentially generated from 0 to 8191, in the case where a defect occurs in a part of the memory during the manufacturing process, even if there is a usable memory area In addition, there is a problem that the entire chip must be treated as defective. Also, since the refresh is continuously performed on neighboring word lines, the current is excessively concentrated on one side, which quickly increases the electrical characteristics of the memory cell or the sense amplifier line. It is the cause of deterioration.
따라서, 본 발명을 상기와 같은 문제점을 해결하기 위해 안출된 것으로, 리프레쉬를 위한 내부 어드레스의 발생을 임의의 구역에 따라 교대로 발생시켜 메모리 어레이의 한 영역으로 전류가 집중되어 흐르는 것을 방지하고, 메모리의 일부 영역만을사용하도록 제어하는 신호를 발생시키는 선택신호 발생부를 추가로 구비하여 메모리의 일부 영역에 결함이 생긴 경우, 리페어(Repair)가 가능한 칩의 일부만을 이용하여 본래보다 저용량의 메모리 칩을 구현할 수 있게 하는 반도체 메모리 어드레스 회로를 제공하는 것이 그 목적이다.Accordingly, the present invention has been made to solve the above problems, by generating an internal address for refreshing alternately according to an arbitrary area to prevent the current flowing to one region of the memory array, the memory In addition, a selection signal generator for generating a signal for controlling the use of only a partial region of the memory unit may further include a memory chip having a lower capacity than the original by using only a part of a chip that can be repaired when a defect occurs in a partial region of the memory. It is an object to provide a semiconductor memory address circuit which makes it possible.
이와 같은 목적을 이루고자하는 본 발명은 임의의 논리 레벨을 갖는 선택신호를 발생시키는 선택신호 발생부와; 이 선택신호의 논리 레벨에 따라 전체 메모리영역에 해당하는 내부 어드레스를 발생시키거나 또는 특정 일부 메모리영역에 해당하는 내부 어드레스만을 발생시키는 리프레쉬 카운터부와; 외부에서 발생된 어드레스를 입력받아 외부 어드레스를 출력하는 어드레스 입력부와; 외부에서 입력되는 리프레쉬 신호의 논리 레벨에 따라 내부 어드레스 또는 외부 어드레스를 선택적으로 출력하는 어드레스 선택부와; 이 어드레스 선택부에서 출력된 어드레스 값에 따라 해당 워드라인을 선택적으로 활성화시키는 로우 디코딩부로 이루어진다.The present invention for achieving the above object comprises a selection signal generator for generating a selection signal having an arbitrary logic level; A refresh counter for generating an internal address corresponding to the entire memory area or only an internal address corresponding to a specific partial memory area according to the logic level of the selection signal; An address input unit which receives an externally generated address and outputs an external address; An address selector for selectively outputting an internal address or an external address according to a logic level of an externally input refresh signal; The row decoding unit selectively activates the corresponding word line according to the address value output from the address selecting unit.
도 1 은 종래 반도체 메모리 어드레스 회로의 구성도.1 is a block diagram of a conventional semiconductor memory address circuit.
도 2 는 종래 리프레쉬 카운터의 구성도.2 is a block diagram of a conventional refresh counter.
도 3 은 종래 리프레쉬 카운터의 카운트 셀 회로도.3 is a count cell circuit diagram of a conventional refresh counter.
도 4 는 종래 어드레스 선택부의 회로도.4 is a circuit diagram of a conventional address selection unit.
도 5 는 256K 단위 Mat구성의 256M SDRAM Bank0의 Map.Fig. 5 is a map of 256M SDRAM Bank0 in 256K unit Mat configuration.
도 6 은 종래 반도체 메모리 어드레스 회로의 리프레쉬 동작 타이밍도.6 is a refresh operation timing diagram of a conventional semiconductor memory address circuit.
도 7 은 본 발명에 따른 반도체 메모리 어드레스 회로의 구성도.7 is a configuration diagram of a semiconductor memory address circuit according to the present invention.
도 8 은 본 발명의 HE퓨즈회로 실시예의 회로도.8 is a circuit diagram of an HE fuse circuit embodiment of the present invention.
도 9 는 본 발명의 HX퓨즈회로 실시예의 회로도.9 is a circuit diagram of an HX fuse circuit embodiment of the present invention.
도 10 은 본 발명의 리프레쉬 카운터 실시예의 구성도.10 is a block diagram of a refresh counter embodiment of the present invention.
도 11 은 본 발명의 리프레쉬 카운터 최상위 카운트 셀의 회로도.11 is a circuit diagram of a refresh counter most significant count cell of the present invention.
도 12 는 본 발명의 어드레스 선택부 최상위 비트단의 회로도.Fig. 12 is a circuit diagram of the most significant bit stage of the address selecting section of the present invention.
도 13 은 256K 단위 Mat구성의 256M SDRAM Bank0의 Map.Fig. 13 is a map of 256M SDRAM Bank0 in 256K unit Mat configuration.
도 14 는 본 발명에 의하여 256M의 메모리로 동작하는 경우의 동작 타이밍도.Fig. 14 is an operation timing diagram when operating with 256M of memory in accordance with the present invention.
도 15 는 본 발명에 의하여 128M의 메모리로 동작하는 경우의 동작 타이밍도.Fig. 15 is an operation timing diagram when operating with a 128M memory according to the present invention.
도 16 은 본 발명의 Half 칩 구성을 메모리의 레이아웃을 통하여 도시한 평면도.16 is a plan view showing a half chip configuration of the present invention through a layout of a memory;
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10. 선택신호 발생부 20. 리프레쉬 카운터10. Selection signal generator 20. Refresh counter
30. 어드레스 입력부 40. 어드레스 선택부30. Address input section 40. Address selection section
50. 로우 디코딩부50. Low Decoding
이하, 본 발명의 구체적 구성과 동작을 첨부한 도7 내지 도16을 참조하여 설명한다.Hereinafter, a detailed configuration and operation of the present invention will be described with reference to FIGS. 7 to 16.
도7은 본 발명에 따른 반도체 메모리 어드레스 회로의 구성을 도시한 블럭도이다.7 is a block diagram showing the configuration of a semiconductor memory address circuit according to the present invention.
본 발명은 임의의 논리 레벨을 갖는 선택신호(HE,HX)를 발생시키는 선택신호 발생부(10)와; 이 선택신호의 논리 레벨에 따라 전체 메모리영역에 해당하는 내부 어드레스를 발생시키거나 또는 특정 일부 메모리영역에 해당하는 내부 어드레스만을 발생시키는 리프레쉬 카운터(20)와; 외부(ADDR BUS)에서 발생된 어드레스를 입력받아외부 어드레스(EA<a>)를 출력하는 어드레스 입력부(30)와; 외부에서 입력되는 리프레쉬 신호(REF)의 논리 레벨에 따라 내부 어드레스(RAaB) 또는 외부 어드레스(EA<a>)를 선택적으로 출력하는 어드레스 선택부(40)와; 이 어드레스 선택부(40)에서 출력된 어드레스 값(BX<0~12>)에 따라 해당 워드라인(WL)을 선택적으로 활성화시키는 로우 디코딩부(50)를 포함하여 이루어진다.The present invention includes a selection signal generator (10) for generating selection signals (HE, HX) having an arbitrary logic level; A refresh counter 20 for generating an internal address corresponding to the entire memory area or only an internal address corresponding to a specific partial memory area according to the logic level of the selection signal; An address input unit 30 which receives an address generated from an external ADDR BUS and outputs an external address EA <a>; An address selector 40 for selectively outputting the internal address RAaB or the external address EA <a> in accordance with the logic level of the refresh signal REF input from the outside; The row selector 50 selectively activates the corresponding word line WL according to the address values BX <0-12> output from the address selector 40.
도7은 4뱅크 구조로 이루어진 256M SDRAM에서, Half영역의 메모리를 선택적으로 사용할 수 있도록 구성한 본 발명의 일 실시예의 구성을 도시하였고, 이하 그 동작을 설명한다.FIG. 7 illustrates a configuration of an embodiment of the present invention in which a memory of a half area is selectively used in 256M SDRAM having a 4-bank structure, and the operation thereof will be described below.
본 발명의 선택신호 발생부(10)는 메모리 영역 전체를 사용할 것인지 절반 영역만을 사용할 것인지를 결정하는 HE신호를 발생시키는 HE퓨즈회로(11)와, 절반의 메모리 영역만을 사용할 경우 전체 메모리의 상위 절반을 사용할 것인지 하위 절반을 사용할 것인지를 결정하는 HX신호를 발생시키는 HX퓨즈회로(12)로 이루어진다.The selection signal generator 10 of the present invention includes a HE fuse circuit 11 for generating an HE signal for determining whether to use the entire memory area or only the half area, and the upper half of the entire memory when only the half memory area is used. It is composed of an HX fuse circuit 12 for generating an HX signal for deciding whether to use or to use the lower half.
도8 및 도9는 HE퓨즈회로(11)와 HX퓨즈회로(12)의 일 실시예를 도시한 회로도이다.8 and 9 are circuit diagrams showing one embodiment of the HE fuse circuit 11 and the HX fuse circuit 12.
HE퓨즈회로(11)는 도8에 도시된 바와 같이, 퓨즈(FUSE)가 연결된 경우는 논리 레벨 "Low"의 출력값을 항시 발생하며, 퓨즈가 끊어진 경우 논리 레벨 "High"의 출력값을 항시 발생시키도록 이루진다.As shown in FIG. 8, the HE fuse circuit 11 always generates an output value of logic level “Low” when a fuse is connected, and generates an output value of logic level “High” when a fuse is blown. Is made.
HX퓨즈회로(12)는 도9에 도시된 바와 같이, 퓨즈(FUSE)가 연결된 경우는 리렛신호(RST)가 1회 "High"로 발생한 이후, 논리 레벨 "High"의 출력값을 항시 발생하며, 퓨즈가 끊어진 경우 논리 레벨 "Low"의 출력값을 항시 발생시키도록 이루진다.As shown in FIG. 9, when the fuse FUSE is connected, the HX fuse circuit 12 always generates an output value having a logic level "High" after the relet signal RST is generated "High" once. In the case of a blown fuse, the output of logic level "Low" is always generated.
도10은 본 발명의 리프레쉬 카운터(20)의 구성을 도시한 블록도이다.Fig. 10 is a block diagram showing the configuration of the refresh counter 20 of the present invention.
여기서, 본 발명의 리프레쉬 카운터(20)와 도2에 도시한 종래의 리프레쉬 카운터(1)와의 차이점은 특정 단 위셀(RCUNIT11)의 배치에 있다.Here, the difference between the refresh counter 20 of the present invention and the conventional refresh counter 1 shown in Fig. 2 lies in the arrangement of the specific unit cell RCUNIT11.
즉, 본 발명에서는 내부 어드레스의 두 번째 상위 비트에 해당하는 단 위셀(RCUNIT11)이 리프레쉬 카운터(20)의 최하위비트(LSB)에 위치해있다.That is, in the present invention, the unit cell RCUNIT11 corresponding to the second upper bit of the internal address is located in the least significant bit LSB of the refresh counter 20.
따라서, 본 발명의 리프레쉬 카운터(20)의 출력값은 종래에서처럼 "0,1,2,3,4,5,…,4864,4895,4986,…,8190,8191"(10진수)의 순으로 발생되는 것이 아니라 "0,2048,1,2045,2,2046,…,2043,4095,4096,6144,4097,6145,4098,6146,…,6143,8191"(10진수)의 순으로 발생된다.Therefore, the output value of the refresh counter 20 of the present invention is generated in the order of "0,1,2,3,4,5, ..., 4864,4895,4986, ..., 8190,8191" (decimal) as in the prior art. Rather, it is generated in the order of "0,2048,1,2045,2,2046, ..., 2043,4095,4096,6144,4097,6145,4098,6146, ..., 6143,8191" (decimal).
리프레쉬 카운터(20)에서 발생시킨 이러한 내부 어드레스(RAaB : a=0~12)는 어드레스 선택부(40)를 거처 로우 디코딩부(50)로 출력된다. 프리 디코더(51)에서는 어드레스 선택부(40)의 출력신호(BX0~12=RA0~12B)를 래치하여 프리디코딩한다. 로우 디코더(52)는 프리 디코딩된 프리 디코더(51)의 출력(AX0~12)을 입력받아 이에 해당하는 워드라인(WL)을 활성화시킨다.This internal address (RAaB: a = 0 to 12) generated by the refresh counter 20 is output to the row decoding unit 50 via the address selector 40. The predecoder 51 latches and outputs the output signals BX0 to 12 = RA0 to 12B of the address selector 40. The row decoder 52 receives the outputs AX0 to 12 of the predecoded predecoder 51 to activate the corresponding word line WL.
그러므로, 리프레쉬 동작은 도13에 도시한 바와 같이 메모리 영역의 Mat0(M0)의 WL0과 M4의 WL2048에서 시작하여 번갈아 가며 메모리 영역의 하위 절반을 리프레쉬하고, 이어서 M8의 WL4096과 M12의 WL6144에서 시작하여 번갈아 가며 M11의 WL6143과 M15의 WL8191까지 메모리 영역의 상위 절반을 리프레쉬하게 된다.Therefore, the refresh operation alternately starts at WL0 of Mat0 (M0) of the memory area and WL2048 of M4, alternately refreshing the lower half of the memory area, and then starts at WL4096 of M8 and WL6144 of M12, as shown in FIG. Alternately, the upper half of the memory area is refreshed to WL6143 on M11 and WL8191 on M15.
그리고, 본 발명의 리프레쉬 카운터(20)를 구성하고 있는 단위 카운트 셀(RCUNIT0~11)은 도3에 도시한 종래의 카운트 셀 구조와 동일하게 이루어지며 단,리프레쉬 카운터(20)의 최상위 비트에 해당하는 카운트 셀(RCUNIT12)은 도11과 같이 이루어진다.In addition, the unit count cells RCUNIT0 to 11 constituting the refresh counter 20 according to the present invention have the same structure as the conventional count cell structure shown in FIG. 3, except that they correspond to the most significant bit of the refresh counter 20. The count cell RCUNIT12 is formed as shown in FIG.
여기서, 종래의 카운트 셀 또는 본 발명의 다른 카운트 셀(RCUNIT0~11)과 구별되는 점은 인버터(INVa,INVb)를 낸드 게이트(NANDa,NANDb)로 교체/구성하여 HE와 HX신호를 일측 입력으로 사용하는 점이다.Here, what is distinguished from the conventional count cell or the other count cells RCUNIT0 to 11 of the present invention is that the inverters INVa and INVb are replaced / configured with NAND gates NANDa and NANDb to convert the HE and HX signals to one side inputs. It is used.
즉, 종래의 래치A(Lat.A)에 사용된 INVa 대신에, 본 발명에서는 래치B(Lat.B)에 NANDa를 사용하여 그 일측으로 HE신호를 입력받도록 구성하므로써, HE의 논리값이 "0"인 경우는 NANDa는 인버터 역할을 하여 노드L의 값은 종래와 동일하게 "0" 또는 "1"의 값을 갖게되며 HE의 논리값이 "1"인 경우는 노드L의 논리값은 항상 "1"이 된다.In other words, instead of INVa used in the conventional latch A (Lat. A), in the present invention, the logic value of HE is set to receive the HE signal to one side by using NANDa for the latch B (Lat. B). In the case of 0 ", NANDa acts as an inverter so that the value of node L has a value of" 0 "or" 1 "as in the prior art. When the logic value of HE is" 1 ", the logical value of node L is always Becomes "1".
따라서, HE의 논리값이 "0"이고 HX의 논리값이 "1"인 경우는 RCUNIT12의 출력 RA12B는 종래기술의 출력과 동일하고,Therefore, when the logic value of HE is "0" and the logic value of HX is "1", the output RA12B of RCUNIT12 is the same as the output of the prior art,
HE의 논리값이 "1"인 경우는, HX의 논리값에 따라 "0" 또는 "1"의 값이 고정/출력된다. 즉, HX 가 "1"인 경우는 RA12B는 "0"이 되고, HX 가 "0"인 경우는 RA12B는 "1"이 된다.When the logical value of HE is "1", the value of "0" or "1" is fixed / output in accordance with the logical value of HX. That is, when HX is "1", RA12B is "0", and when HX is "0", RA12B is "1".
또한, 본 발명의 어드레스 선택부(40)는 도4에 도시된 종래의 어드레스 선택부와 동일한 구성으로 이루어지며(41:ASEL0~11), 다만, 최상위 비트단(42:ASEL12)에 대한 구성만 도12와 같이 이루어진다.Further, the address selector 40 of the present invention has the same configuration as the conventional address selector shown in Fig. 4 (41: ASEL0 to 11), but only the configuration for the most significant bit stage 42: ASEL12. It is made as shown in FIG.
즉, 종래의 기술에서 REF 입력단에 위치한 INVc를 NORc로 대체하고 그 일측으로 HE신호를 입력받도록 이루어진다. 따라서, HE의 논리값이 "0"인 경우는 종래기술과동일하게 동작하여 REF가 "High"레벨일 때는 내부 어드레스 신호(RA12B)를, REF가 "Low"레벨일 때는 외부 어드레스 신호(A<12>)를 출력하도록 동작하고,That is, in the prior art, the INVc positioned at the REF input terminal is replaced with NORc, and the HE signal is input to one side thereof. Therefore, when the logic value of HE is "0", it operates in the same manner as in the prior art. When the REF is at the "High" level, the internal address signal RA12B is used. When the REF is at the "Low" level, the external address signal A < 12>),
HE의 논리값이 "1"일 때는 REF의 논리 레벨에 관계없이 RA12B값 만을 출력한다.When the logic value of HE is "1", only the RA12B value is output regardless of the logic level of REF.
이하, 본 발명의 각 퓨즈회로(11,12)의 출력값에 따른 메모리 억세스 모드를 표1 및 표2를 통하여 나타내었다.The memory access modes according to the output values of the fuse circuits 11 and 12 of the present invention are shown in Tables 1 and 2 below.
상술한 바와 같이, 본 발명은 HE퓨즈회로(11)와 HX퓨즈회로(12)의 퓨즈를 끊지 않은 경우에는 256M의 메모리 영역을 모두 사용하게 동작하며, HE회로의 퓨즈가 끊긴 상태에서는 HX회로의 퓨즈의 상태에 따라 메모리 영역의 상위 절반(×12T) 또는 하위 절반(×12B)만을 이용하여 128M의 메모리 영역만을 사용하게된다.As described above, the present invention operates to use all 256M of memory areas when the fuses of the HE fuse circuit 11 and the HX fuse circuit 12 are not blown, and the HX circuit of the HE circuit is blown. Depending on the state of the fuse, only the upper half (× 12T) or the lower half (× 12B) of the memory area is used to use only the memory area of 128M.
예를 들어, 메모리 칩 제조후, 프로브 테스트를 통하여 검사한 결과, 메모리 셀의 하위 영역(×12B)의 일부에서 결함이 발견되고 상위 절반영역(×12T)에는 이상이없는 경우, 본 발명의 HE퓨즈회로(11)와 HX퓨즈회로(12)에 고전압을 인가하여 퓨즈를 끊는다.For example, if a defect is found in a part of the lower region (× 12B) of the memory cell and no abnormality is found in the upper half region (× 12T) after the memory chip is manufactured through a probe test, the HE fuse of the present invention is used. A high voltage is applied to the circuit 11 and the HX fuse circuit 12 to blow the fuse.
그러면, HE신호는 논리값 "1"로 고정되며, HX신호는 논리값 "0"을 출력하게 된다.Then, the HE signal is fixed to the logic value "1", and the HX signal outputs the logic value "0".
따라서, 리프레쉬 카운터(20)의 최상위 비트 출력(RA12B)은 "1"로 고정된다. 그러므로, 리프레쉬 카운터(20)에서 발생되는 내부 어드레스는, 최상위 비트가 "1"로 고정되어, "4096,6144,4097,6145,…,6143,8191" 순으로 발생된다. 즉, 메모리 어레이의 상위 절반영역(×12T)을 반으로 나누어 교대로 리프레쉬를 수행하게된다.Therefore, the most significant bit output RA12B of the refresh counter 20 is fixed at " 1 ". Therefore, the internal address generated by the refresh counter 20 is generated in the order of "4096,6144,4097,6145, ..., 6143,8191" with the most significant bit fixed at "1". In other words, the upper half region (× 12T) of the memory array is divided in half and refreshed alternately.
그리고, 이 경우 어드레스 선택부(40)의 최상위 비트단(42)에서는 REF신호와는 무관하게 "1"로 고정된 RA12B를 출력하게된다. 따라서, 128M에 해당하는 12비트의 외부 어드레스(A<0~11>)를 입력받아 이에 대응하는 상위 절반영역(×12T)의 메모리를 억세스하게 된다.In this case, the most significant bit stage 42 of the address selector 40 outputs the RA12B fixed to "1" regardless of the REF signal. Accordingly, the 12-bit external addresses A <0 to 11> corresponding to 128M are inputted to access the memory of the upper half region (× 12T) corresponding thereto.
도14는 본 발명을 256M 로 사용하는 경우의 동작 타이밍도이다. 이 때, 워드라인은 WL0,WL2048,WL1,WL2049,…,WL6143,WL8191 순으로 활성화된다.14 is an operation timing chart when using the present invention at 256M. At this time, the word lines are WL0, WL2048, WL1, WL2049,... Activated in this order, WL6143, WL8191.
도15는 상위 절반의 메모리 영역만을 이용하여 128M 로 사용하는 경우의 동작 타이밍도이다. 이 때, 워드라인은 WL4096,WL6144,WL4097,WL6145,…,WL6143,WL8191 순으로 활성화된다.Fig. 15 is an operation timing diagram when using 128M using only the upper half memory area. At this time, the word lines are WL4096, WL6144, WL4097, WL6145,... Activated in this order, WL6143, WL8191.
도16은 본 발명의 Half 칩 구성을 메모리의 레이아웃을 통하여 도시한 평면도이다.Fig. 16 is a plan view showing a half chip configuration of the present invention through the layout of a memory.
HE = "1"이고 HX = "0"인 경우는 빗금친 영역에 해당하는 ×12T영역을 이용하여 128M의 메모리로 동작하게되며, HE = "1"이고 HX = "1"인 경우는 빗금치지않은 영역에 해당하는 ×12B영역을 이용하여 128M의 메모리로 동작하게된다.If HE = "1" and HX = "0", it operates with 128M of memory using the x12T area corresponding to the hatched area, and if HE = "1" and HX = "1", it is not hatched. By using the x12B area corresponding to the unused area, it operates with 128M of memory.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 메모리 어드레스 회로는 메모리의 일부 영역에 결함이 생긴 경우, 리페어(Repair)가 가능한 칩의 일부만을 이용하여 본래보다 저용량의 메모리 칩을 구현할 수 있어 메모리 반도체의 생산 수율을 높이는 효과가 있으며, 리프레쉬를 위한 내부 어드레스의 발생을 임의의 구역에 따라 교대로 발생시켜 메모리 어레이의 한 영역으로 전류가 집중되어 흐르는 것을 방지하여 과도한 전류의 집중으로 인한 소자의 특성변화를 방지하는 효과가 있다.As described above, the semiconductor memory address circuit according to the present invention can implement a memory chip having a lower capacity than the original by using only a part of a chip that can be repaired when a defect occurs in a portion of the memory. It has the effect of increasing the production yield, and the generation of the internal address for refresh is alternately generated according to an arbitrary area to prevent the concentration of current to flow in one region of the memory array, thereby preventing the characteristic change of the device due to excessive concentration of current. It is effective to prevent.
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|---|---|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100857428B1 (en) * | 2006-12-07 | 2008-09-09 | 주식회사 하이닉스반도체 | Circuit and Method for Selecting Word Line of Semiconductor Memory Apparatus |
| KR100924355B1 (en) * | 2008-06-05 | 2009-11-02 | 주식회사 하이닉스반도체 | Semiconductor Memory Device |
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- 1999-12-08 KR KR10-1999-0055903A patent/KR100368986B1/en not_active IP Right Cessation
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