KR20010053784A - Field effect transistor and method for manufacturing the same - Google Patents
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Abstract
Description
본 발명은 전계 효과 트랜지스터 및 그의 제조 방법에 관한 것으로서, 특히 이중 리세스 구조에서 2차 리세스 식각 영역이 1차 리세스 식각 영역에 비해 소스 쪽으로 치우치게 형성하여 게이트 금속이 증착되는 부분이 2차 리세스 식각된 부분과 1차 및 2차 리세스 식각된 부분의 두 영역으로 나뉘어 지도록 함으로써 낮은 소스 저항과 높은 드레인 항복 전압을 갖도록 하는 전계 효과 트랜지스터 및 그의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect transistor and a method of manufacturing the same. In particular, in a double recess structure, the second recess etch region is formed to be biased toward the source as compared to the first recess etch region so that the gate metal is deposited. The present invention relates to a field effect transistor having a low source resistance and a high drain breakdown voltage by being divided into two regions, a recess-etched portion and a primary and secondary recess-etched portion.
HEMT(High Electron Mobility Transistor)나 MESFET(Metal Semiconductor Field Effect Transistor)와 같은 Ⅲ-Ⅴ족 또는 Ⅱ-Ⅴ족 화합물 반도체를 이용한 전계 효과 트랜지스터들에 있어서는 통상적으로 게이트 금속이 반도체 기판과 접촉되는 부분에서 반도체 기판을 일부 식각해 내어 반도체 기판내에 존재하는 채널층과 게이트 금속과의 수직 거리를 조절하는 리세스(Recess)구조가 사용된다.In field effect transistors using III-V or II-V compound semiconductors such as HEMT (High Electron Mobility Transistor) or MESFET (Metal Semiconductor Field Effect Transistor), a semiconductor is typically used where the gate metal is in contact with the semiconductor substrate. A recess structure is used to partially etch the substrate to control the vertical distance between the channel layer and the gate metal present in the semiconductor substrate.
도 1은 종래의 단일 리세스 구조를 갖는 전계 효과 트랜지스터의 구조를 보여주는 도면이다.1 is a view showing the structure of a field effect transistor having a conventional single recess structure.
도 1을 참조하면, 종래의 단일 리세스 구조를 갖는 전계 효과 트랜지스터의 구조는 반도체 기판(101)위에 소스 금속층(102)과 드레인 금속층(103)이 형성되고, 상기 반도체 기판(101)의 일부 영역을 식각하여 게이트 금속(104)을 형성하도록 되어 있다.Referring to FIG. 1, in the structure of a conventional field effect transistor having a single recess structure, a source metal layer 102 and a drain metal layer 103 are formed on a semiconductor substrate 101, and a partial region of the semiconductor substrate 101 is formed. Is etched to form the gate metal 104.
상기와 같은 구조를 가진 전계 효과 트랜지스터의 경우 불순물 도핑 농도가 높은 캡층이 게이트 인접 부분까지 존재하기 때문에 채널의 접근 저항이 작으면서 게이트-채널간의 항복 전압은 높게 유지할 수 있도록 하여 전계 효과 트랜지스터의특성을 향상시키고자 했다.In the case of the field effect transistor having the above structure, since the cap layer having a high impurity doping concentration exists near the gate portion, the breakdown voltage between the gate and the channel can be maintained while the access resistance of the channel is small, thereby improving the characteristics of the field effect transistor. I wanted to improve.
또한, 도 2는 종래의 이중 리세스 구조를 갖는 전계 효과 트랜지스터의 구조를 보여주는 도면이다.2 is a view showing the structure of a field effect transistor having a conventional double recess structure.
도 2의 종래의 이중 리세스 구조를 갖는 전계 효과 트랜지스터는 단일 리세스 구조를 통해 얻을 수 없는 높은 항복 전압이 필요한 경우에 사용한다The field effect transistor having the conventional double recess structure of FIG. 2 is used when a high breakdown voltage is required which cannot be obtained through a single recess structure.
도 2를 참조하면, 종래의 이중 리세스 구조를 갖는 전계 효과 트랜지스터는 반도체 기판(201)위에 소스 금속층(202) 및 드레인 금속층(203)을 형성하고 반도체 기판(201)의 일부 영역을 1차 식각한 다음, 다시 1차 식각한 일부 영역을 2차 식각하여 2차 식각된 영역에 게이트 금속(204)을 형성한다.Referring to FIG. 2, in the conventional field effect transistor having a double recess structure, a source metal layer 202 and a drain metal layer 203 are formed on a semiconductor substrate 201, and a portion of the semiconductor substrate 201 is first etched. Next, the second metal is partially etched again to form the gate metal 204 in the second etched region.
그러나, 게이트에 전압이 걸리지 않은 상태에서는 채널 전하가 존재하지 않지만 게이트에 양(+)전압을 걸었을 경우에는 채널이 형성되는 인헨스먼트 모드(Enhancement mode) 전계 효과 트랜지스터의 경우 상기와 같은 종래와 같은 단일 리세스 구조를 갖거나 이중 리세스 구조를 갖을 경우 리세스 식각시 불가피하게 일어나는 측면 식각 현상 때문에 식각은 되지만 게이트 금속이 덮어지지 않는 부분이 나타난다.However, in the case of an enhancement mode field effect transistor in which a channel charge does not exist in a state where a voltage is not applied to the gate but a positive voltage is applied to the gate, a channel is formed. When the same single recess structure or the double recess structure is formed, a portion may be etched but not covered by the gate metal due to the side etching phenomenon inevitably occurring during the recess etching.
이러한 측면 식각 부분의 아래쪽에는 게이트에는 양(+) 전압을 걸어 주더라도 채널 전하가 형성되지 않기 때문에 소스 접근 저항이 증가되며, 심할 경우 채널 차단 현상이 일어나 전류가 흐르지 못하게 되는 문제점이 있다.The source access resistance is increased because the channel charge is not formed even when a positive voltage is applied to the gate under the side etched portion, and in some cases, a channel blocking phenomenon occurs and current cannot flow.
또한 종래의 이중 리세스 구조를 갖는 전계 효과 트랜지스터는 게이트 소스 간의 접근 저항이 증가되어서 전달 컨덕턴스(Transconductance), 전류 이득 차단주파수등의 소자 특성이 열화 되는 문제점이 있다.In addition, the conventional field effect transistor having a double recess structure has a problem in that device characteristics such as transfer conductance and current gain cutoff frequency are deteriorated due to an increase in access resistance between gate sources.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 창출된 것으로서, 이중 리세스 구조의 장점인 게이트-드레인 항복 전압은 유지하면서, 소스 접근 저항은 작게 하여 소자의 특성을 향상시킨 전계 효과 트랜지스터 및 그의 제조 방법을 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the conventional problems as described above, and has a field-effect transistor which improves the characteristics of the device by reducing the source access resistance while maintaining the gate-drain breakdown voltage which is an advantage of the double recess structure. The purpose is to provide a manufacturing method.
도 1은 종래의 단일 리세스 구조를 가진 전계 효과 트랜지스터를 보여주는 도면.1 shows a field effect transistor having a conventional single recess structure.
도 2는 종래의 이중 리세스 구조를 가진 전계 효과 트랜지스터를 보여주는 도면.2 shows a field effect transistor having a conventional double recess structure.
도 3a 내지 3f는 본 발명의 이중 리세스 구조를 가진 전계 효과 트랜지스터의 제조 공정을 보여주는 공정 순서도.3A to 3F are process flowcharts showing a manufacturing process of a field effect transistor having a double recess structure of the present invention.
도 4는 본 발명의 이중 리세스 구조를 가진 전계 효과 트랜지스터의 특성을 설명하기 위해 각 영역을 표시한 도면.4 is a diagram showing each region to explain the characteristics of a field effect transistor having a double recess structure of the present invention;
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
101,201,301,401------- 반도체 기판 102,202,302,402------- 소스 금속층101,201,301,401 ------- Semiconductor substrate 102,202,302,402 ------- Source metal layer
103,203,303,403------- 드레인 금속층 104,204,306,404------- 게이트 금속103,203,303,403 ------- Drain metal layer 104,204,306,404 ------- Gate metal
304,305 -------------- 감광막304,305 -------------- Photoresist
상기의 목적을 달성하기 위하여 본 발명에 따른 전계 효과 트랜지스터는 반도체 기판; 상기 반도체 기판위에 형성된 소스 금속층과 드레인 금속층; 상기 반도체 기판의 소정 영역을 식각하여 형성한 제 1차 식각 영역; 상기 제 1차 식각 영역에 비해 상기 소스 금속층쪽으로 치우쳐서 식각하여 형성한 제 2차 식각 영역; 상기 제 2차 식각 영역과, 상기 제 1차 및 상기 2차 식각 영역에 걸쳐 형성된 게이트 금속을 포함하여 구성되는 점에 그 특징이 있다.In order to achieve the above object, the field effect transistor according to the present invention comprises a semiconductor substrate; A source metal layer and a drain metal layer formed on the semiconductor substrate; A first etching region formed by etching a predetermined region of the semiconductor substrate; A second etched region formed by etching toward the source metal layer compared to the first etched region; The second etching region and the gate metal formed over the first and second etching regions are characterized in that it is configured.
바람직하게는, 상기 제 1차 식각 영역중 상기 게이트 금속이 증착되지 않는 부분이 드레인과 게이트 사이 영역에만 존재하는 점에 그 특징이 있다.Preferably, the first etching region is characterized in that the portion where the gate metal is not deposited is present only in the region between the drain and the gate.
또한 상기와 같은 본 발명의 전계 효과 트랜지스터를 제조하기 위한 방법은 반도체 기판위에 소스 금속층과 드레인 금속층을 형성하는 단계; 상기 반도체 기판의 소정 영역을 식각하여 1차 식각 영역을 형성하는 단계; 상기 단계에서 형성된 1차 식각 영역에 비해 상기 소스 금속층쪽으로 치우쳐서 식각하여 2차 식각 영역을 형성하는 단계; 및 상기 2차 식각 영역과, 상기 제 1차 및 2차 식각 영역에 걸쳐게이트 금속을 증착하는 단계를 포함하여 구성하는 점에 그 특징이 있다.In addition, the method for manufacturing a field effect transistor of the present invention as described above comprises the steps of forming a source metal layer and a drain metal layer on a semiconductor substrate; Etching a predetermined region of the semiconductor substrate to form a primary etching region; Forming a secondary etching region by etching toward the source metal layer compared to the primary etching region formed in the step; And depositing a gate metal over the secondary etch region and the first and secondary etch regions.
도 3a 내지 3f는 본 발명의 전계 효과 트랜지스터를 제조하기 위한 방법을 보여주는 공정 순서도이다.3A-3F are process flow diagrams illustrating a method for fabricating a field effect transistor of the present invention.
도 3a 내지 3f를 참조하여, 본 발명의 전계 효과 트랜지스터 제조 방법을 설명하면 다음과 같다.Referring to Figures 3a to 3f, the method for manufacturing a field effect transistor of the present invention will be described.
먼저, 도 3a와 같이 반도체 기판(301)위에 소스 금속층(302)과 드레인 금속층(303)을 형성한다. 이어 도 3b에서처럼 상기 반도체 기판(301), 소스 금속층(302) 및 드레인 금속층(303)위에 제 1차 감광막 패턴(304)을 형성한 다음 건식 또는 습식 식각 방법으로 도 3c와 같이 제 1차 리세스 식각을 한 후 감광막(304)을 제거한다.First, as shown in FIG. 3A, a source metal layer 302 and a drain metal layer 303 are formed on a semiconductor substrate 301. Subsequently, as shown in FIG. 3B, the first photoresist layer pattern 304 is formed on the semiconductor substrate 301, the source metal layer 302, and the drain metal layer 303, and then the first recess is formed as shown in FIG. 3C by a dry or wet etching method. After etching, the photoresist layer 304 is removed.
이후, 도 3d와 같이 상기 1차 감광막(304)에 비해 소스 금속층(302) 방향으로 변위된 제 2차 감광막 패턴(305)을 형성하고, 건식 또는 습식 식각 방법으로 제 2차 리세스 식각을 하면 도 3e와 같이 된다.Subsequently, as shown in FIG. 3D, when the second photoresist layer pattern 305 is displaced in the direction of the source metal layer 302 relative to the first photoresist layer 304, and the second recess is etched by a dry or wet etching method. It becomes like FIG. 3E.
이때, 2차 리세스 식각하는 영역은 상기 1차 리세스 식각된 영역에 비해 소스 금속층(302)쪽으로 치우치게 형성된다.In this case, the second recess etched region is formed to be biased toward the source metal layer 302 compared to the first recess etched region.
이어 도 3f에서처럼 게이트 금속(306)을 증착하고 리프트 오프(Lift-off)시키면 최종적으로 이중 리세스 구조를 갖는 전계 효과 트랜지스터가 형성된다.Subsequently, as shown in FIG. 3F, the gate metal 306 is deposited and lifted off to form a field effect transistor having a double recess structure.
상기 게이트 금속(306)은 2차 리세스 식각된 영역, 1차 및 2차 리세스 식각된 영역 두 부분에 걸쳐 증착한다.The gate metal 306 is deposited over two portions of the secondary recess etched region and the primary and secondary recess etched regions.
도 4는 본 발명의 전계 효과 트랜지스터의 특성을 설명하기 위한 도면이다.4 is a view for explaining the characteristics of the field effect transistor of the present invention.
도 4를 참조하면, 본 발명에 의해 제조된 변위된 이중 리세스 구조를 갖는 전계 효과 트랜지스터는 리세스 구조가 드레인 방향으로는 상기 도 2에서 설명한 기존의 이중 리세스 구조와 같고, 소스 방향으로는 리세스 깊이가 다른 두가지 영역으로 형성된다.Referring to FIG. 4, the field effect transistor having the displaced double recess structure manufactured by the present invention has the same structure as the conventional double recess structure described in FIG. 2 in the recess structure in the drain direction, and in the source direction. Two recesses having different recess depths are formed.
이에 따라 영역 3의 폭과 식각 깊이에 의해 결정되는 게이트-드레인간 항복 전압이 기존의 이중 리세스 구조와 같이 높게 되고, 소스 저항은 도 1의 단일 리세스 구조에서처럼 낮은 값을 갖게 된다.As a result, the gate-drain breakdown voltage determined by the width and etch depth of the region 3 is high as in the conventional double recess structure, and the source resistance is as low as in the single recess structure of FIG.
또한 본 발명의 전계 효과 트랜지스터는 유효 게이트 길이를 줄일 수 있고 아울러 트랜지스터의 차단 주파수를 높일 수 있는데 이에 대해 도 4를 참조하여 상세히 설명하면 다음과 같다.In addition, the field effect transistor of the present invention can reduce the effective gate length and increase the cutoff frequency of the transistor, which will be described in detail with reference to FIG. 4.
도 4에서 게이트 금속 부분의 길이는 영역 1과 영역 2의 길이의 합인 L1+L2이지만 게이트-채널간의 전기 용량에 대한 기여도 측면에서 보면, 게이트-채널간 거리가 짧은 영역 2 부분이 게이트-채널간 거리가 먼 영역 1 부분에 비해 기여도가 높아서 유효 게이트 길이는 L2에 가깝게 된다.In FIG. 4, the length of the gate metal portion is L1 + L2, which is the sum of the lengths of the region 1 and the region 2, but in view of the contribution to the capacitance between the gate and the channel, the region of the region 2 having the short distance between the gate and the channel is between the gate and the channel. The contribution is high compared to the far-field 1 part, so the effective gate length is close to L2.
또한, 트랜지스터의 전류 이득 차단 주파수는 게이트-채널간 전기 용량과 트랜스 컨덕턴스의 비율에 의해 결정되는데, 게이트 길이가 짧아지면 게이트-채널간 전기 용량이 그에 비례하여 감소하기 때문에 전류 이득 차단 주파수가 높아지게 된다.In addition, the current gain blocking frequency of the transistor is determined by the ratio of the gate-channel capacitance to the transconductance. The shorter gate length increases the current gain blocking frequency because the gate-channel capacitance decreases proportionally. .
본 발명의 경우 게이트-채널간 전기 용량은 영역1과 영역2의 길이와 각 부분에서의 단위 길이당 전기 용량을 각각 곱한 값의 합으로 나타난다. 채널 전류값이전하 농도가 가장 낮은 부분인 영역 2에 의해 결정되기 때문에 전달 컨덕턴스는 영역 2에서의 게이트-채널간 거리에 의해 결정된다.In the case of the present invention, the gate-channel capacitance is expressed as the sum of the lengths of the regions 1 and 2 and the capacitance per unit length in each portion. The transfer conductance is determined by the gate-channel distance in region 2 because the channel current value is determined by region 2, the lowest charge concentration.
따라서, 영역 1이 영역 2와 같은 깊이로 식각된 종래의 구조에 비하여 게이트-채널간 전기 용량은 작아지고, 전류 이득 차단 주파수는 높아지게 된다. 즉, 유효 게이트 길이가 짧아지는 것이다.Thus, compared with the conventional structure in which region 1 is etched to the same depth as region 2, the gate-channel capacitance becomes smaller and the current gain cutoff frequency becomes higher. In other words, the effective gate length is shortened.
스테퍼를 이용한 리소그래피의 경우 최소 선폭에 비하여 정렬 오차 한계가 훨씬 작기 때문에 본 발명을 적용할 경우 유효 게이트 길이를 리소그래피에서의 한계치에 비하여 더 작게 할 수 있어서 트랜지스터의 특성을 향상시킬 수 있다.In the case of the stepper lithography, the limit of the alignment error is much smaller than the minimum line width, and according to the present invention, the effective gate length can be made smaller than the limit in the lithography, thereby improving the characteristics of the transistor.
또한, 본 발명에 의한 전계 효과 트랜지스터는 문턱 전압이 0V 근처 또는 그보다 높은 인헨스먼트 모드(Enhancement mode)의 트랜지스터를 제작하는데 있어 측면 리세스 식각에 의한 소스 접근 저항 증가 및 채널 차단 현상을 방지할 수 있다.In addition, the field effect transistor according to the present invention can prevent an increase in source access resistance and channel blocking due to side recess etching in fabricating an enhancement mode transistor having a threshold voltage near or higher than 0V. have.
보다 상세히 설명하면, 본 발명에서는 1차 리세스 식각의 깊이를 조절함으로써, 영역 1부분에 게이트 전압이 걸리지 않는 상태에서도 채널 전하가 존재하도록 할 수 있기 때문에 2차 리세스 식각시 측면 식각이 일어나더라도 소스 접근 저항이 거의 증가하지 않게 된다.In more detail, in the present invention, since the channel charge is present even when the gate voltage is not applied to one region of the region by adjusting the depth of the first recess etch, even if the side etch occurs during the second recess etch. The source access resistance hardly increases.
이에 따라 인헨스먼트 모드 전계 효과 트랜지스터의 제작시 특성을 향상시키고 수율도 높일 수 있게 되는 것이다.As a result, the characteristics and the yield of the enhancement mode field effect transistor can be improved.
상기에서 설명한 바와 같이 본 발명의 변위된 이중 리세스 구조를 갖는 전계 효과 트랜지스터 및 그의 제조 방법에 의하면, 기존의 이중 리세스 구조의 장점인높은 게이트-드레인 항복 전압은 유지하면서, 소스 접근 저항은 작게 하여 트랜지스터의 특성을 향상시킬 수가 있다.As described above, the field effect transistor having the displaced double recess structure according to the present invention and a method of manufacturing the same have the advantage of reducing the source access resistance while maintaining the high gate-drain breakdown voltage, which is an advantage of the conventional double recess structure. The characteristics of the transistor can be improved.
또한 유효 게이트의 길이를 게이트 금속 길이보다 짧게 하여 트랜지스터의 차단 주파수를 높일 수가 있으며, 문턱 전압이 0V 근처 또는 그 이상인 인헨스먼트 모드의 전계 효과 트랜지스터를 제작하는데 있어, 측면 식각에 의한 채널 차단 현상 및 접근 저항 증가를 막는 효과가 있다.In addition, the cutoff frequency of the transistor can be increased by making the effective gate length shorter than the gate metal length, and in fabricating an enhancement mode field effect transistor having a threshold voltage near or above 0V, a channel blocking phenomenon due to side etching and It is effective in preventing the increase of access resistance.
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Cited By (1)
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1999
- 1999-12-01 KR KR1019990054296A patent/KR20010053784A/en not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
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| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| N231 | Notification of change of applicant | ||
| E601 | Decision to refuse application |