KR20010048987A - Method of activation cell block and structure thereof in Rambus DRAM - Google Patents
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Abstract
Description
본 발명은 램버스(Rambus) 디램(DRAM)의 셀 활성화 방법 및 그 구조에 관한 것으로, 특히 로오 어드레스의 최상위 비트(most significant bit ; MSB)를 디코딩하여 서브 페이지(Sub-Page) 방식을 사용하고, 2개의 서로 다른 셀 블록에 있는 워드 라인을 동시에 활성화시키는 2개의 분할 서브 로오디코더와 1개의 공유 서브 로오디코더를 함께 사용하여 서브 로오디코더의 수를 줄임으로써, 칩 면적을 줄이고 소비 전력를 감소시킨 램버스 디램의 셀 활성화 방법 및 그 구조에 관한 것이다.The present invention relates to a cell activation method and a structure of a Rambus DRAM, and in particular, uses a sub-page scheme by decoding the most significant bit (MSB) of the ROH address, Rambus DRAM reduces chip area and power consumption by reducing the number of sub-audio decoders by using two split sub-audio decoders and one shared sub-audio decoder that simultaneously activate word lines in two different cell blocks It relates to a cell activation method and its structure.
일반적으로, 램버스 디램 등의 고속 디램(DRAM)을 설계하거나 대용량의 메모리를 설계할 때 한 페이지(page)에 붙어 있는 비트 라인이 너무 많은 경우에, 소비 전력을 줄이기 위해 페이지를 절반등으로 구분하여 활성화시키는 서브 페이지 활성화(Sub-Page Activation) 방식을 사용하였다.In general, when designing a high speed DRAM such as Rambus DRAM or a large memory, if there are too many bit lines attached to one page, the pages are divided into half to reduce power consumption. Sub-Page Activation was used.
종래에 서브 페이지 활성화 방식을 구현하기위해서는 다음과 같은 장치를 필요로 한다.Conventionally, to implement the sub page activation scheme, the following apparatus is required.
우선, 로오 어드레스(Row address)를 가지고 셀의 워드 라인을 활성화하는 경우에 있어서, 최상위 비트(MSB)의 어드레스 비트를 이용하여 셀의 절반만의 워드 라인을 활성화시키고, 나머지 셀의 워드 라인은 활성화시키지 않는다. 그 후, 외부로부터 컬럼 어드레스(column address)가 들어오면 리드(read) 또는 라이트(write) 동작을 수행하면서 각 뱅크(Bank)가 활성화되었을 경우의 로오 어드레스의 최상위 비트(MSB)(실제로는 서브 페이지를 구분하는 비트)를 기억하였다가 활성화된 각 뱅크의 페이지에 해당하는 비트 라인을 순차적으로 활성화시켜 리드 또는 라이트 동작을 수행한다.First, in the case of activating a word line of a cell with a row address, only half of the word lines of the cell are activated using the address bits of the most significant bit (MSB), and the word lines of the remaining cells are activated. Don't let that happen. Then, when a column address is input from the outside, the most significant bit (MSB) of the row address when each bank is activated while performing a read or write operation (actually, a subpage) After a bit is stored, the bit line corresponding to the page of each activated bank is sequentially activated to perform a read or write operation.
그러면, 서브 페이지 활성화를 사용한 종래의 램버스 디램의 구성 및 그 동작에 대해 첨부 도면을 참조하여 상세히 설명하기로 한다.Next, a configuration and operation of a conventional Rambus DRAM using subpage activation will be described in detail with reference to the accompanying drawings.
먼저, 도 1은 종래의 램버스 디램에서 서브 페이지를 이용하지 않았을 경우 1개의 메모리 셀 블록에서 서브 로오디코더의 배치를 도시한 구성도이다.First, FIG. 1 is a diagram illustrating the arrangement of sub-row decoders in one memory cell block when a subpage is not used in a conventional rambus DRAM.
도시한 바와 같이, 서브 페이지를 이용하지 않았을 경우의 메모리의 구조는 4개의 기초 셀 블록부(21∼24) 당 5개의 서브 로오디코더부(11∼15)를 사용하였다. 즉, 첫번째와 네번째의 기초 셀 블록부(21∼24)에 인접한 1개의 기초 셀 블록부(21,24)의 워드 라인을 활성화하기 위한 분할 서브 로오디코더부(11,15)가 각각 1개씩 배치되고, 기초 셀 블록부과 기초 셀 블록부 사이에 인접한 2개의 기초 셀 블록부의 워드 라인을 동시에 활성화하기 위한 공유 서브 로오디코더부(12,13,14)가 각각 배치되어 있다.As shown in the figure, the memory structure in the case of not using sub-pages used five sub-audio decoder sections 11-15 per four basic cell block sections 21-24. That is, one divided sub-audio decoder sections 11 and 15 for activating word lines of one basic cell block section 21 and 24 adjacent to the first and fourth basic cell block sections 21 to 24 are arranged. Then, shared sub-audio decoder sections 12, 13, 14 for simultaneously activating word lines of two adjacent basic cell block sections between the basic cell block section and the basic cell block section are arranged, respectively.
상기 구성에서, 워드 라인 0123을 활성화할 경우, 워드라인 0과 2는 2개의 분할 서브 로오디코더부(11,15)와 1개의 공유 서브 로오디코더부(13)를 동작시켜 활성화하고, 워드라인 1과 3은 2개의 공유 서브 로오디코더부(12,14)를 동작시켜 활성화한다.In the above configuration, when activating word line 0123, word lines 0 and 2 are activated by operating two divided sub-audio decoder units 11 and 15 and one shared sub-audio decoder unit 13, and word line 1 And 3 are activated by operating the two shared sub-audio decoder units 12 and 14.
도 2는 종래의 램버스 디램에서 서브 페이지를 이용하였을 경우 1개의 메모리 셀 블록에서 서브 로오디코더의 배치를 도시한 구성도이다.FIG. 2 is a diagram illustrating the arrangement of sub-row decoders in one memory cell block when a subpage is used in a conventional rambus DRAM.
도시한 바와 같이, 서브 페이지를 이용하였을 경우의 메모리 구조는, 4개의 기초 셀 블록부(121∼124) 당 8개의 서브 로오디코더부(111∼118)를 사용하였다.As shown in the figure, the memory structure in the case of using the sub page used eight sub-audio decoder sections 111-118 per four basic cell block sections 121-124.
즉, 4개의 기초 셀 블록부(121∼124) 양쪽에 인접한 1개의 기초 셀 블록의 워드 라인을 활성화하기 위한 분할 서브 로오디코더부(111∼118)가 각각 1개씩 총 8개가 배치되어 있다.That is, a total of eight split sub-audio decoder sections 111 to 118 for activating word lines of one basic cell block adjacent to both of the four basic cell block sections 121 to 124 are arranged.
상기 구성에서, 워드 라인 0과 2를 활성화하기 위한 로오 어드레스가 입력되었을 경우 서브 로오디코더부(111,115)에 의해 첫번째와 세번째의 기초 셀 블록부(121,123)의 워드라인 0과 2가 각각 활성화되고, 워드라인 1과 3를 활성화하기 위한 로오 어드레스가 입력되었을 경우 서브 로오디코더부(112,116)에 의해 첫번째와 세번째의 기초 셀 블록부(121,123)의 워드라인 1과 3이 각각 활성화된다.In the above configuration, when a row address for activating word lines 0 and 2 is input, word lines 0 and 2 of the first and third basic cell block parts 121 and 123 are activated by the sub-audio decoder units 111 and 115, respectively. When a row address for activating word lines 1 and 3 is input, word lines 1 and 3 of the first and third basic cell block units 121 and 123 are activated by the sub-audio decoder units 112 and 116, respectively.
마찬가지로, 워드 라인 4와 6을 활성화하기 위한 로오 어드레스가 입력되었을 경우 서브 로오디코더부(114,118)에 의해 두번째와 네번째의 기초 셀 블록부(122,124)의 워드라인 4와 6이 각각 활성화되고, 워드라인 5와 7을 활성화하기 위한 로오 어드레스가 입력되었을 경우 서브 로오디코더부(113,117)에 의해 두번째와 네번째의 기초 셀 블록부(122,124)의 워드라인 5와 7이 각각 활성화된다.Similarly, when a row address for activating word lines 4 and 6 is input, word lines 4 and 6 of the second and fourth basic cell block portions 122 and 124 are activated by the sub-audio decoder units 114 and 118, respectively. When a row address for activating 5 and 7 is input, word lines 5 and 7 of the second and fourth basic cell block units 122 and 124 are activated by the sub-audio decoder units 113 and 117, respectively.
그런데, 상기와 같이 서브 페이지 활성화 방식을 사용한 종래의 램버스 디램의 셀 블록 활성화 방법 및 그 구조에 있어서는, 도 1에 도시한 서브 페이지 활성화 방식을 사용하지 않은 경우에 비하여 4개의 셀 블록당 3개의 서브 로오디코더를 더 필요로 하게 되어 메모리 칩의 면적을 증가시키는 문제점이 있었다. 또한, 이렇게 서브 로오디코더의 수를 많이 사용하게 되면 그 만큼 파워 소모도 많아지게 된다.However, in the cell block activation method and structure thereof of the conventional Rambus DRAM using the sub page activation method as described above, three sub blocks per four cell blocks are compared with the case in which the sub page activation method shown in FIG. 1 is not used. There is a problem of increasing the area of the memory chip, which requires more low-decoder. In addition, if the number of sub-row decoders is used in this way, the power consumption increases.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 로오 어드레스의 최상위 비트(MSB)를 디코딩하여 서브 페이지 방식을 사용하는 램버스 디램에 있어서, 2개의 서로 다른 셀 블록에 있는 워드 라인을 동시에 활성화시키는 2개의 분할 서브 로오디코더와 1개의 공유 서브 로오디코더를 함께 사용함으로써, 칩 면적을 줄이고 소비 전력를 감소시킨 램버스 디램의 셀 활성화 방법 및 그 구조를 제공하는데 그 목적이 있다.Accordingly, the present invention has been made to solve the above-described problem, and the present invention provides a method for decoding a word line in two different cell blocks in a Rambus DRAM using a sub-page method by decoding the most significant bit (MSB) of a row address. It is an object of the present invention to provide a cell activation method and a structure of a rambus DRAM which reduces chip area and reduces power consumption by using two divided sub-audio decoders and one shared sub-audio decoder simultaneously.
도 1은 종래의 램버스 디램에서 서브 페이지를 이용하지 않았을 경우 1개의 메모리 셀 블록에서 서브 로오디코더의 배치를 도시한 구성도FIG. 1 is a diagram illustrating the arrangement of sub-row decoders in one memory cell block when a subpage is not used in a conventional rambus DRAM.
도 2는 종래의 램버스 디램에서 서브 페이지를 이용하였을 경우 1개의 메모리 셀 블록에서 서브 로오디코더의 배치를 도시한 구성도FIG. 2 is a diagram illustrating the arrangement of sub-audio decoders in one memory cell block when a subpage is used in a conventional rambus DRAM.
도 3은 본 발명의 램버스 디램에서 서브 페이지 방식을 적용한 1개의 메모리 셀 블록에서 서브 로오디코더의 배치를 도시한 구성도FIG. 3 is a diagram illustrating the arrangement of sub-audio decoders in one memory cell block to which the sub-page method is applied in the rambus DRAM according to the present invention.
도 4는 본 발명의 서브 로오디코더를 구비한 256M 메모리의 구성도4 is a block diagram of a 256M memory including a sub-audio decoder of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
11, 15, 111∼118, 211, 213, 214, 216 : 분할 서브 로오디코더부11, 15, 111-118, 211, 213, 214, 216: Split sub-audio decoder unit
12∼14, 212, 215 : 공유 서브 로오디코더부12-14, 212, 215: Shared sub-audio decoder section
21∼24, 121∼124, 221∼224 : 기초 셀 블록부21-24, 121-124, 221-224: elementary cell block part
30, 130, 230 : 메인 로오디코더부30, 130, 230: main audio decoder unit
300 : 메모리 셀 블록300: memory cell block
상기 목적을 달성하기 위하여, 본 발명에 의한 램버스 디램의 셀 활성화 방법은,In order to achieve the above object, the cell activation method of Rambus DRAM according to the present invention,
로오 어드레스의 최상위 비트를 디코딩하여 서브 페이지 동작을 하는 램버스 디램의 셀 블록 활성화 방법에 있어서,A method of activating a cell block of a Rambus DRAM that decodes the most significant bit of a row address and performs a subpage operation,
2개의 서로 다른 셀 블록에 있는 워드 라인을 2개의 분할 서브 로오디코더를 사용하여 동시에 활성화시키는 단계와,Simultaneously activating word lines in two different block of cells using two split sub-row decoders;
상기 2개의 서로 다른 셀 블록에 있는 워드 라인을 1개의 공유 서브 로오디코더를 사용하여 동시에 활성화 시키는 단계를 포함하는 것을 특징으로 한다.And simultaneously activating word lines in the two different cell blocks using one shared sub-audio decoder.
또한, 상기 목적을 달성하기 위한 본 발명에 의한 램버스 디램의 셀 활성화 구조는,In addition, the cell activation structure of Rambus DRAM according to the present invention for achieving the above object,
로오 어드레스의 최상위 비트를 디코딩하여 서브 페이지 동작을 하는 램버스 디램에 있어서,In the Rambus DRAM that decodes the most significant bit of the row address to perform a subpage operation,
2개의 서로 다른 셀 블록에 있는 워드 라인을 동시에 활성화시키는 2개의 분할 서브 로오디코더부와,Two divided sub-audio decoder sections for activating word lines in two different cell blocks simultaneously;
상기 2개의 서로 다른 셀 블록에 있는 워드 라인을 동시에 활성화시키는 1개의 공유 서브 로오디코더부를 포함하여 구성된 것을 특징으로 한다.And one shared sub-audio decoder unit for simultaneously activating word lines in the two different cell blocks.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.In addition, in all the drawings for demonstrating an embodiment, the thing with the same function uses the same code | symbol, and the repeated description is abbreviate | omitted.
도 3은 본 발명의 램버스 디램에서 서브 페이지 방식을 적용한 1개의 메모리 셀 블록에서 서브 로오디코더의 배치를 도시한 구성도이다.FIG. 3 is a diagram illustrating the arrangement of sub-row decoders in one memory cell block using the sub-page method in the rambus DRAM according to the present invention.
본 발명은 도시한 바와 같이, 4개의 기초 셀 블록부(221∼224) 당 6개의 서브 로오디코더부(211∼216)를 사용하였다.As shown in the present invention, six sub-audio decoder units 211 to 216 are used per four elementary cell block portions 221 to 224.
즉, 2개의 서로 다른 셀 블록부(221, 222)에 있는 워드 라인을 동시에 활성화시키는 2개의 분할 서브 로오디코더부(211, 213)와, 상기 2개의 서로 다른 셀 블록(221, 222)에 있는 워드 라인을 동시에 활성화시키는 1개의 공유 서브 로오디코더부(212)로 구성되어 있다.That is, two divided sub-audio decoder sections 211 and 213 for simultaneously activating word lines in two different cell block sections 221 and 222, and two different cell blocks 221 and 222, respectively. It consists of one shared sub-audio decoder section 212 which simultaneously activates a word line.
상기 구성에서, 워드 라인의 0123을 활성화하는 경우, 워드 라인 0과 2는 서로 다른 2개의 기초 셀 블록부(221과 222)의 양측에 있는 분할 서브 로오디코더부(211,213)를 사용하여 동시에 활성화시키고, 워드 라인 1과 3은 서로 다른 2개의 기초 셀 블록부(221과 222)의 중앙에 있는 공유 서브 로오디코더부(212)를 사용하여 동시에 활성화시키게 된다.In the above configuration, when activating 0123 of the word line, word lines 0 and 2 are simultaneously activated using the divided sub-audio decoder units 211 and 213 on both sides of two different basic cell block units 221 and 222. Word lines 1 and 3 are simultaneously activated using a shared sub-audio decoder unit 212 in the center of two different elementary cell block units 221 and 222.
마찬가지로, 워드 라인의 4567을 활성화하는 경우, 워드 라인 4와 6은 서로 다른 2개의 기초 셀 블록부(223과 224)의 양측에 있는 분할 서브 로오디코더부(214,216)를 사용하여 동시에 활성화시키고, 워드 라인 5와 7은 서로 다른 2개의 기초 셀 블록부(223과 224)의 중앙에 있는 공유 서브 로오디코더부(215)를 사용하여 동시에 활성화시키게 된다.Similarly, when activating 4567 of the word line, word lines 4 and 6 are simultaneously activated using the divided sub-audio decoder portions 214 and 216 on both sides of two different elementary cell block portions 223 and 224. Lines 5 and 7 are simultaneously activated using a shared sub-audio decoder unit 215 in the center of two different elementary cell block units 223 and 224.
이때, 활성화된 셀 블록부의 워드 라인은 로오 어드레스의 최상위 비트(MSB)에 의해 절반이 활성화된 서브 페이지 상태에 있다. 이 서브 페이지 상태에서 각 뱅크의 셀 블록이 활성화되면, 이후에 외부로부터 입력된 컬럼 어드레스에 의해 리드(read) 또는 라이트(write) 동작이 수행되고, 각 뱅크(Bank)가 활성화되었을 경우의 로오 어드레스의 최상위 비트(MSB)(실제로는 서브 페이지를 구분하는 비트)를 기억하였다가 활성화된 각 뱅크의 페이지에 해당하는 비트 라인을 순차적으로 활성화시켜 리드 또는 라이트 동작을 수행한다.At this time, the word line of the activated cell block part is in a sub page state in which half is activated by the most significant bit MSB of the row address. When the cell block of each bank is activated in this sub page state, a read or write operation is subsequently performed by a column address input from the outside, and a row address when each bank is activated. After storing the most significant bit (MSB) of (the bit which actually divides the subpage), the bit line corresponding to the page of each activated bank is sequentially activated to perform a read or write operation.
도 4는 본 발명의 서브 로오디코더가 사용된 256M 메모리의 구성도를 나타낸 것으로, 1개의 셀 블록(300)은 18개의 서브 로오디코더부를 가진다. 이때, 가로길이는 18×4개의 서브 로오디코더부의 길이에 두개의 메인 로오디코더부(230)와 18×4개의 셀 블록(300)을 필요로 한다. 이를 만약 서브 페이지 활성화를 사용하면 18×4×2개의 서브 로오디코더의 길이에 2개의 메인 로오디코더와 18×4개의 셀 블록을 필요로 하여, 결국 18×4개의 서브 로오디코더를 필요로 한다.4 is a block diagram of a 256M memory in which a sub-locoder of the present invention is used, and one cell block 300 has 18 sub-locoder parts. In this case, the horizontal length requires two main audio decoders 230 and 18 × 4 cell blocks 300 to the length of 18 × 4 sub-audio decoders. If sub page activation is used, it requires two main low decoders and 18x4 cell blocks in length of 18x4x2 sub-locoders, which in turn requires 18x4 sub-locoders.
하지만, 본 발명에서 제안한 셀 블록 활성화 방법 및 그 구조를 사용하게 되면, (18×4)/4개의 서브 로오디코더 만을 추가로 사용하면 되므로, 54(=18×3)개의 서브 로오디코더의 개수를 줄일 수 있는 경제적인 효과를 얻을 수 있다.However, if the cell block activation method and its structure proposed in the present invention are used, only (18 × 4) / 4 sub-audio decoders need to be used, so that the number of 54 (= 18 × 3) sub-audio decoders is increased. The economic effect can be reduced.
이상에서 설명한 바와 같이, 본 발명에 의한 램버스 디램의 셀 블록 활성화 방법 및 그 구조에 의하면, 로오 어드레스의 최상위 비트(MSB)를 디코딩하여 서브 페이지 방식을 사용하고, 2개의 서로 다른 셀 블록에 있는 워드 라인을 동시에 활성화시키는 2개의 분할 서브 로오디코더와 1개의 공유 서브 로오디코더를 함께 사용하여 서브 로오디코더의 수를 줄임으로써, 칩 면적을 줄이고 소비 전력를 감소시킬 수 있는 매우 뛰어난 효과가 있다.As described above, according to the cell block activation method and structure thereof of the Rambus DRAM according to the present invention, the most significant bit (MSB) of the row address is decoded to use the sub-page method, and words in two different cell blocks are used. By using two split sub-audio decoders and one shared sub-audio decoder together to activate the line simultaneously, the number of sub-row decoders can be reduced, resulting in a very good chip area and power consumption.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100604890B1 (en) * | 2004-07-22 | 2006-07-28 | 삼성전자주식회사 | Semiconductor device for initialization by the unit SRAMs |
-
1999
- 1999-11-30 KR KR1019990053894A patent/KR100557932B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100604890B1 (en) * | 2004-07-22 | 2006-07-28 | 삼성전자주식회사 | Semiconductor device for initialization by the unit SRAMs |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100557932B1 (en) | 2006-03-10 |
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