KR20010048260A - Capacitor structure - Google Patents
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Abstract
Description
본 발명은 고집적 메모리 소자의 캐패시터 구조(capacitor structure)에 관한 것으로, 특히, 스토리지전극의 표면적을 넓히어 정전용량(capacitance)을 최대화할 수 있는 캐패시터 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a capacitor structure of a highly integrated memory device, and more particularly, to a capacitor structure capable of maximizing capacitance by increasing the surface area of a storage electrode.
반도체장치의 고집적화에 따라 셀(cell) 면적이 축소되어도 캐패시터가 일정한 축전 용량을 갖도록 축전 밀도를 증가시키기 위한 많은 연구가 진행되고 있다.Many studies have been conducted to increase the storage density so that the capacitor has a constant storage capacity even if the cell area is reduced due to the high integration of the semiconductor device.
축전 밀도를 증가시키기 위해서는 적층(stacked) 또는 트렌치(trench) 등의 방법을 이용하여 캐패시터를 3차원 구조로 형성하거나, 또는, 산화탄탈늄(Ta2O5) 등의 고유전물질로 유전체를 형성하는 방법이 있다.In order to increase the storage density, the capacitor is formed in a three-dimensional structure by using a method such as stacked or trench, or a dielectric is formed of a high dielectric material such as tantalum oxide (Ta 2 O 5 ). There is a way.
상기 적층구조를 갖는 캐패시터는 제조 공정이 용이하고 대량 생산에 적합한 구조로서 축전 용량을 증대시키는 동시에 알파 입자(α particle)에 의한 전하 정보 혼란에 대하여 면역성을 갖는다. 이 적층구조를 갖는 캐패시터는 스토리지전극(stroage electrode)에 따라 2중 적층(double stacked) 구조, 핀(fin) 구조 또는 크라운(crown) 구조 등으로 구별된다.The capacitor having the laminated structure is a structure that is easy to manufacture and suitable for mass production, increases the storage capacity and is immune to the disturbance of charge information caused by alpha particles. Capacitors having this stacked structure are classified into a double stacked structure, a fin structure, or a crown structure according to storage electrodes.
도 1은 종래기술에 따른 캐패시터 구조를 도시한 공정단면도이다.1 is a process cross-sectional view showing a capacitor structure according to the prior art.
종래의 캐패시터는 도 1과 같이, 불순물영역(102)이 형성된 반도체기판(100)과, 반도체기판(100) 상에 형성되어 불순물영역(102)을 노출시키는 콘택홀(h1)을 갖는 절연막(104)(106)와, 절연막(104)(106) 상에 콘택홀(h1)을 덮어 불순물영역(102)과 연결되는 박스(box) 형상인 스토리지전극(110)과, 유전체층(112)이 개재되어 스토리지전극(110)을 덮는 플레이트전극(114)으로 구성된다.A conventional capacitor, as shown in FIG. 1, has an insulating film 104 having a semiconductor substrate 100 on which an impurity region 102 is formed and a contact hole h1 formed on the semiconductor substrate 100 to expose the impurity region 102. 106, a box-shaped storage electrode 110 connected to the impurity region 102 by covering the contact hole h1 on the insulating films 104 and 106, and a dielectric layer 112 interposed therebetween. The plate electrode 114 covers the storage electrode 110.
도 2A 내지 도 2C는 종래기술에 따른 캐패시터의 제작 과정을 도시한 공정단면도이다.2A to 2C are process cross-sectional views illustrating a manufacturing process of a capacitor according to the prior art.
상기 구성을 갖는 종래의 캐패시터 구조의 제작 과정을 알아본다.The fabrication process of the conventional capacitor structure having the above configuration will be described.
반도체기판 상에 게이트절연막을 개재시키어 게이트전극을 형성한 후, 이 게이트전극을 마스크로 하여 불순물이온을 주입함으로써 불순물영역(102)이 형성된 트랜지스터(transistor)가 제조된다.(미도시)After forming a gate electrode with a gate insulating film interposed on a semiconductor substrate, a transistor formed with an impurity region 102 is manufactured by implanting impurity ions using the gate electrode as a mask (not shown).
도 2A와 같이, 트랜지스터가 형성된 반도체기판(100) 상에 산화실리콘과 질화실리콘을 순차적으로 증착한 후, 불순물영역(102)을 노출시키는 콘택홀(h)을 갖도록 제 1절연막(104) 및 제 2절연막(106)을 형성한다.As shown in FIG. 2A, after the silicon oxide and the silicon nitride are sequentially deposited on the semiconductor substrate 100 on which the transistor is formed, the first insulating layer 104 and the first insulating layer 104 may have a contact hole h exposing the impurity region 102. 2 insulating film 106 is formed.
도 2B와 같이, 제 2절연막(106) 상에 다결정실리콘 증착한 후, 콘택홀(h)을 덮도록 패턴 식각하여 캐패시터의 스토리지전극(110)을 형성한다.As shown in FIG. 2B, after the polysilicon is deposited on the second insulating layer 106, the storage electrode 110 of the capacitor is formed by pattern etching to cover the contact hole h.
종래기술에 따른 스토리지전극(110)은 도면에서와 같이, 박스(box) 형상을 갖는다.The storage electrode 110 according to the related art has a box shape, as shown in the figure.
도 2C와 같이, 스토리지전극(110) 상에 산화탄탈늄(Ta2O5) 등의 고유전물질을 이용하여 유전체층(112)을 형성하고, 유전체층(112)을 덮는 플레이트전극(114)를 각각 형성하여 캐패시터 제조 공정을 완료한다.As shown in FIG. 2C, the dielectric layer 112 is formed on the storage electrode 110 using a high dielectric material such as tantalum oxide (Ta 2 O 5 ), and the plate electrodes 114 covering the dielectric layer 112 are respectively formed. To form the capacitor manufacturing process.
그러나, 종래의 캐패시터 구조에서는 정전용량을 증가시키기 위해, 박스 형상의 스토리지전극의 표면적을 넓히는 데에는 한계가 있던 문제점이 있었다.However, in the conventional capacitor structure, there is a problem in that the surface area of the box-shaped storage electrode is limited in order to increase the capacitance.
상기의 문제점을 해결하고자, 본 발명의 목적은 스토리지전극의 표면적을 넓히어 정전용량을 증가시킬 수 있는 캐패시터 구조를 제공하려는 것이다.In order to solve the above problems, an object of the present invention is to provide a capacitor structure that can increase the capacitance by increasing the surface area of the storage electrode.
상기 목적을 달성하고자, 반도체기판 상의 불순물영역과 연결되는 스토리지전극과 유전체층이 개재되어 스토리지전극을 덮는 플레이트전극이 구비된 캐패시터 구조에 있어서, 본 발명에서는 스토리지전극이 불순물영역과 연결되는 박스타입의 제 1스토리지전극과, 제 1스토리지전극과 연결되는 제 2스토리지전극으로 구성되며, 플레이트전극이 제 1유전체층이 개재되어 제 1스토리지전극을 덮도록 형성된 제 1플레이트전극과, 제 2유전체층을 개재되어 제 2스토리지전극을 덮으며, 제 1플레이트전극과 연결되는 제 2플레이트전극으로 구성된 것이 특징이다.In order to achieve the above object, in a capacitor structure having a storage electrode connected to an impurity region on a semiconductor substrate and a plate electrode covering the storage electrode with a dielectric layer interposed therebetween, The first storage electrode includes a first storage electrode, a second storage electrode connected to the first storage electrode, and a plate electrode interposed between the first plate electrode and the second dielectric layer to cover the first storage electrode. The second storage electrode is covered with a second plate electrode connected to the first plate electrode.
도 1은 종래기술에 따른 캐패시터 구조를 도시한 공정단면도이고,1 is a process cross-sectional view showing a capacitor structure according to the prior art,
도 2A 내지 도 2C는 종래기술에 따른 캐패시터의 제작 과정을 도시한 공정단면도이다.2A to 2C are process cross-sectional views illustrating a manufacturing process of a capacitor according to the prior art.
도 3은 본 발명에 따른 캐패시터 구조의 일실시예이고,3 is an embodiment of a capacitor structure according to the present invention,
도 4는 본 발명에 따른 캐패시터 구조의 다른 실시예이고,4 is another embodiment of a capacitor structure according to the present invention;
도 5A 내지 도 5E는 본 발명에 따른 캐패시터의 제작 과정을 도시한 공정단면도이다.5A to 5E are process cross-sectional views illustrating a manufacturing process of a capacitor according to the present invention.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하겠다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 3은 본 발명에 따른 캐패시터 구조의 일실시예이고, 도 4는 본 발명에 따른 캐패시터 구조의 다른 실시예이다.Figure 3 is an embodiment of a capacitor structure according to the present invention, Figure 4 is another embodiment of a capacitor structure according to the present invention.
본 발명에 따른 캐패시터의 일실시예는 도 3과 같이, 소오스/드레인 등의 불순물영역(202)을 갖는 반도체기판(200)과, 반도체기판(200) 상에 형성되어 불순물영역(202)을 노출시키는 제 1콘택홀(c1)을 갖는 제 1절연막과, 제 1절연막 상에 제 1콘택홀(c1)을 덮어 불순물영역(202)과 연결되는 박스 형상인 제 1스토리지전극(206)과, 제 1유전체층(112)이 개재되어 제 1스토리지전극(206)을 덮는 제 1플레이트전극(208)과, 제 1절연막(204) 상에 형성되어 제 1플레이트전극(208)을 노출시키는 제 2콘택홀(c2)을 갖는 제 2절연막(212)과, 제 2콘택홀(c2)을 채우는 제 2도전층(218)과, 제 2도전층(218)을 통해 제 1스토리지전극(206)과 연결되며, 표면에 다 수개의 반구형입자가 형성된 원통 형상인 제 2스토리지전극(232a)과, 제 2유전체층(234)이 개재되어 제 2스토리지전극(232a)을 덮고, 제 1플레이트전극(210)과 연결되는 제 2플레이트전극(242)으로 구성된다.According to an embodiment of the present invention, as shown in FIG. 3, a semiconductor substrate 200 having an impurity region 202 such as a source / drain and a semiconductor substrate 200 is formed on the semiconductor substrate 200 to expose the impurity region 202. A first insulating film having a first contact hole c1, a first storage electrode 206 having a box shape connected to the impurity region 202 by covering the first contact hole c1 on the first insulating film, and The first plate electrode 208 covering the first storage electrode 206 with the first dielectric layer 112 interposed therebetween, and the second contact hole formed on the first insulating layer 204 to expose the first plate electrode 208. a second insulating layer 212 having a (c2), a second conductive layer 218 filling the second contact hole c2, and a first storage electrode 206 through the second conductive layer 218. The second storage electrode 232a having a cylindrical shape with a plurality of hemispherical particles formed on the surface thereof, and the second dielectric layer 234 interposed therebetween cover the second storage electrode 232a and have a first plate. The bit is connected to the electrode 210 2 is composed of the electrode plate 242. The
본 발명에 따른 캐패시터의 다른 실시예는 도 4와 같이, 일실시예와 동일 구성을 가지며, 제 2스토리지전극(232b) 상단 및 내측 표면에 다 수개의 반구형 입자를 형성시킬 수 도 있다.Another embodiment of the capacitor according to the present invention has the same configuration as that of the embodiment, as shown in FIG. 4, and may form a plurality of hemispherical particles on the upper and inner surfaces of the second storage electrode 232b.
도 5A 내지 도 5E는 본 발명에 따른 캐패시터의 제작 과정을 도시한 공정단면도이다.5A to 5E are process cross-sectional views illustrating a manufacturing process of a capacitor according to the present invention.
상기 구성을 갖는 본 발명의 제 1실시예의 제작 과정을 도면을 참조하여 알아본다.The manufacturing process of the first embodiment of the present invention having the above configuration will be described with reference to the drawings.
도면에 도시되지 않았지만, 반도체기판(200) 상에는 불순물영역(202)을 포함한 게이트전극이 형성된 트랜지스터(transistor)가 제조되어 있다.Although not shown in the drawings, a transistor in which a gate electrode including an impurity region 202 is formed is fabricated on the semiconductor substrate 200.
도 5A와 같이, 트랜지스터가 형성된 반도체기(200) 상에 산화실리콘을 화학기상증착한 후, 불순물영역(202)을 노출시키는 제 1콘택홀(c1)을 갖도록 패턴 식각하여 제 1절연막(204)을 형성한다.As illustrated in FIG. 5A, after the silicon oxide is chemically vapor deposited on the semiconductor device 200 on which the transistor is formed, the first insulating layer 204 may be pattern-etched to have a first contact hole c1 exposing the impurity region 202. To form.
도 5B와 같이, 제 1절연막(204) 상에 제 1콘택홀(c1)을 덮도록 다결정실리콘 증착 및 박스 형상으로 패턴 식각하여 캐패시터의 제 1스토리지전극(206)을 형성한다.As shown in FIG. 5B, the first storage electrode 206 of the capacitor is formed by polysilicon deposition and pattern etching on the first insulating layer 204 so as to cover the first contact hole c1.
본 발명에서는 제 1스토리지전극(206) 전표면에 다 수개의 반구형입자를 형성시킴으로써 정전용량을 증가시킬 수도 있다.(미도시)In the present invention, the capacitance may be increased by forming a plurality of hemispherical particles on the entire surface of the first storage electrode 206. (not shown)
이 후, 제 1스토리지전극(206) 상에 산화탄탈늄(Ta2O5) 등의 고유전물질을 이용하여 제 1유전체층(208)을 형성한다.Thereafter, the first dielectric layer 208 is formed on the first storage electrode 206 by using a high dielectric material such as tantalum oxide (Ta 2 O 5 ).
그리고, 제 1절연막(204) 상에 다결정실리콘을 증착한 후, 제 1유전체층(208)을 덮도록 패턴 식각하여 제 1플레이트전극(210)을 각각 형성한다.After depositing polysilicon on the first insulating layer 204, the first plate electrode 210 is formed by pattern etching to cover the first dielectric layer 208.
그리고 제 1절연막(204) 상에 산화실리콘 등을 증착한 후, 제 1스토리지전극(206)을 노출시키는 제 2콘택홀(c2)을 갖도록 패턴 식각하여 제 2절연막(212)을 형성한다.After depositing silicon oxide or the like on the first insulating layer 204, the second insulating layer 212 is formed by pattern etching to have the second contact hole c2 exposing the first storage electrode 206.
이 후, 제 2절연막(212) 상에 제 2콘택홀(c2)을 덮도록 질화실리콘을 증착한 후, 에치백하여 제 2콘택홀(c2) 측면에 절연측벽(216)을 형성한다.Thereafter, silicon nitride is deposited on the second insulating layer 212 to cover the second contact hole c2, and then etched back to form an insulating side wall 216 on the side of the second contact hole c2.
그리고 제 2절연막(212) 상에 다결정실리콘을 증착한 후, 절연측벽(216)을 포함한 제 2콘택홀(c2)를 덮도록 에치백하여 제 1도전층(218)을 형성한다. 이 제 1도전층(218)은 하부의 제 1스토리지전극(206)과 연결된다.After depositing polysilicon on the second insulating film 212, the first conductive layer 218 is formed by etching back to cover the second contact hole c2 including the insulating side wall 216. The first conductive layer 218 is connected to the lower first storage electrode 206.
도 5C와 같이, 제 2절연막(212) 상에 산화실리콘을 증착한 후, 제 1도전층(218)을 덮도록 패턴 식각하여 절연막패턴(230)을 형성한다.As illustrated in FIG. 5C, after depositing silicon oxide on the second insulating layer 212, the insulating layer pattern 230 is formed by pattern etching to cover the first conductive layer 218.
이 후, 제 2절연막(212) 상에 절연막패턴을 덮도록 다결정실리콘을 증착한 후, 에치백하여 절연막패턴(230) 측면에 도전측벽(232)을 형성한다.Thereafter, polysilicon is deposited on the second insulating film 212 to cover the insulating film pattern, and then etched back to form the conductive side wall 232 on the side surface of the insulating film pattern 230.
본 발명에서는 도면에 도시되지 않았지만, 도전측벽(232)이 제 1도전층(218)과 연결되도록, 도전측벽(232)과 제 1도전층(218) 사이에 다결정실리콘 등의 제 2도전층 형성 공정이 추가된다.Although not shown in the drawings, a second conductive layer, such as polycrystalline silicon, is formed between the conductive side wall 232 and the first conductive layer 218 so that the conductive side wall 232 is connected to the first conductive layer 218. The process is added.
도 5D와 같이, 절연막패턴(230)을 제거함으로써, 제 2절연막(212) 상에는 제 1도전층(218)과 연결된 원통형상의 도전측벽(232)이 잔류된다.As shown in FIG. 5D, by removing the insulating layer pattern 230, the cylindrical conductive side wall 232 connected to the first conductive layer 218 remains on the second insulating layer 212.
이 도전측벽(232)은 도 5D의 (Ⅰ) 또는 (Ⅱ)와 같은 크라운(crown) 형상의 제 2스토리지전극(232a) 또는 컵(cup) 형상의 제 2스토리지전극(232b)이 된다.The conductive side wall 232 becomes a crown-shaped second storage electrode 232a or cup-shaped second storage electrode 232b as shown in Fig. 5D (I) or (II).
즉, 본 발명의 제 2스토리지전극(232a)는 도 5D의 (Ⅰ)와 같이, 도전측벽(232) 전표면을 열처리시킴으로써 표면에 다 수개의 반구형입자(HemiSpheric Glass)를 형성시킬 수 있다.That is, the second storage electrode 232a of the present invention can form a plurality of hemispherical particles on the surface by heat-treating the entire surface of the conductive side wall 232, as shown in (I) of FIG. 5D.
또는, 본 발명의 제 2스토리지전극(232b)는 도 5D의 (Ⅱ)와 같이, 도전측벽(232)을 제외한 나머지 영역을 가리고, 이 도전측벽(232)을 열처리시킴으로써, 도전측벽(232) 상단 및 내측 표면에 다 수개의 반구형입자를 형성시킬 수도 있다.Alternatively, the second storage electrode 232b of the present invention covers the remaining region except for the conductive side wall 232 and heat-treats the conductive side wall 232 as shown in FIG. And several hemispherical particles on the inner surface.
이 후, 본 발명의 제 2스토리지전극(232a)(232b)을 덮도록 제 2유전체층(234)를 형성한다.Thereafter, the second dielectric layer 234 is formed to cover the second storage electrodes 232a and 232b of the present invention.
그리고, 제 2절연막(212) 상에 질화실리콘층(220)을 증착한 후, 본 발명의 제 2스토리지전극 및 제 1플레이트전극(210)을 패턴 식각하여 제 3콘택홀(c3)를 형성한다.After the silicon nitride layer 220 is deposited on the second insulating layer 212, the second storage electrode and the first plate electrode 210 are pattern-etched to form a third contact hole c3. .
도 5E의 (Ⅰ)또는 (Ⅱ)와 같이, 질화실리콘층(220) 상에 제 2유전체층(234) 및 제 3콘택홀(c3)을 덮도록 다결정실리콘을 증착하여 캐패시터의 제 2플레이트전극(242)을 형성한다.As shown in (I) or (II) of FIG. 5E, polysilicon is deposited on the silicon nitride layer 220 to cover the second dielectric layer 234 and the third contact hole c3 to form the second plate electrode of the capacitor ( 242).
본 발명에서는 제 2플레이트전극(242)이 제 3콘택홀(c3)을 통해 제 1플레이트전극(210)과 병렬 연결됨으로써, 정전용량이 증가된다.In the present invention, since the second plate electrode 242 is connected in parallel with the first plate electrode 210 through the third contact hole c3, the capacitance is increased.
상술한 바와 같이, 본 발명에서는 스토리지전극을 박스 & 크라운 타입 또는 박스 & 컵타입인 2중 구조로 적층이 가능함에 따라, 셀 축소 시에도 스토리지전극의 표면적이 증가되어 충분한 정전용량을 확보할 수 있다.As described above, in the present invention, since the storage electrodes can be stacked in a double structure of a box & crown type or a box & cup type, the surface area of the storage electrodes can be increased even when the cell is reduced, thereby ensuring sufficient capacitance. .
또한, 본 발명에서는 스토리지전극 표면 전부 또는 일부분에 반구형입자를 형성시킴에 따라, 스토리지전극의 표면적이 증가되어 캐패시터의 정전용량을 향상시킬 수 있다.In addition, in the present invention, as the hemispherical particles are formed on all or part of the surface of the storage electrode, the surface area of the storage electrode is increased to improve the capacitance of the capacitor.
Claims (6)
Priority Applications (1)
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990052885A KR20010048260A (en) | 1999-11-26 | 1999-11-26 | Capacitor structure |
Publications (1)
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|---|---|
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Family Applications (1)
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| KR1019990052885A KR20010048260A (en) | 1999-11-26 | 1999-11-26 | Capacitor structure |
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- 1999-11-26 KR KR1019990052885A patent/KR20010048260A/en not_active Application Discontinuation
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |