KR20010045395A - Method of fabricating semiconductor device using spacer for electrode - Google Patents
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Abstract
Description
본 발명은 반도체 소자를 제조하는 방법에 관한 것으로, 보다 구체적으로는 스페이서(Spacer)를 전극으로 사용함으로써 게이트 채널(Channel) 상에 형성되는 전계(Electric Field)를 감소시키고, 핫 캐리어 효과(Hot Carrier Effect)에 의한 반도체 소자의 특성 악화를 방지하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to reduce an electric field formed on a gate channel by using a spacer as an electrode, and to provide a hot carrier effect. The present invention relates to a method for preventing deterioration of characteristics of a semiconductor device due to effects.
일반적으로, 게이트 전극은 MOS 트랜지스터(Metal Oxide Semiconductor Transistor)를 선택하기 위한 전극으로서, 주로 불순물이 도핑된 폴리 실리콘으로 형성되거나, 불순물이 도핑된 폴리 실리콘막과 텅스텐 실리사이드막(WSix)의 적층막으로 형성된다.In general, the gate electrode is an electrode for selecting a metal oxide semiconductor transistor (MOS transistor), and is mainly formed of polysilicon doped with impurities, or a laminated film of polysilicon film and tungsten silicide film (WSix) doped with impurities. Is formed.
그러나, 현재와 같은 고집적 반도체 소자의 미세 게이트 전극을 형성하는 경우에 있어서는, 반도체 소자의 고집적화에 의해 반도체 소자의 스위칭 시에 여러 가지 문제점이 나타나고 있다.However, in the case of forming the fine gate electrode of the highly integrated semiconductor element as described above, various problems have arisen at the time of switching of the semiconductor element due to the high integration of the semiconductor element.
여러 가지 문제점 중에서 크게 대두되는 문제점 중의 하나는 핫 캐리어 효과로서, 트랜지스터가 스위칭 되는 동안 열전자(Hot electron)가 게이트 전극으로 유입되어, 게이트 전극 아래 부분에 전하(Charge)의 양을 증대시키고, 그에 따라 트랜지스터의 스위칭 성능을 열화시키는 것이다.One of the major problems among the various problems is the hot carrier effect, in which hot electrons are introduced into the gate electrode while the transistor is switched, thereby increasing the amount of charge under the gate electrode, and thus Degrading the switching performance of the transistor.
이러한 문제점을 해결하기 위하여 많은 방법들이 제시되었는데, 그 중의 한 가지 방법은 트랜지스터의 소오스(Source)와 드레인(Drain) 영역에 저농도의 불순물을 주입하여 게이트 채널의 전계를 약화시키는 LDD(Lightly Doped Drain) 방식이다.In order to solve this problem, many methods have been proposed, one of which is a lightly doped drain (LDD) which weakens the electric field of the gate channel by injecting a low concentration of impurities into the source and drain regions of the transistor. That's the way.
도 1에는 종래의 LDD 방식을 이용하는 경우에 있어서, 반도체 소자의 단면도를 도시한 것이다. 도 1을 참조하면, 종래의 LDD 방식을 이용한 반도체 소자는 반도체 기판(1) 상에 P형 또는 N형의 웰(Well :2)을 형성한다. 상기 웰(2) 상에는 소정의 형태로 게이트 산화막(3)과 게이트 전극(4)이 형성되는데, 이 때의 게이트 전극(4)은 폴리 실리콘(Poly-silicon)으로 이루어질 수도 있고, 텅스텐(W) 등의 금속으로 이루어질 수도 있다. 그리고, 게이트 전극(4)과 게이트 산화막(3)의 측면에는 스페이서(5)를 이용하여, 저농도의 불순물이 주입되어 형성된 저농도 영역(8)과, 고농도의 불순물이 주입되어 형성된 고농도 영역(7)의 이중 구조로 된 LDD 구조를 형성한다.1 illustrates a cross-sectional view of a semiconductor device in the case of using a conventional LDD method. Referring to FIG. 1, a semiconductor device using a conventional LDD method forms a P-type or N-type well (Well: 2) on a semiconductor substrate 1. The gate oxide film 3 and the gate electrode 4 are formed on the well 2 in a predetermined shape. In this case, the gate electrode 4 may be made of poly-silicon or tungsten (W). It may be made of metal such as. The low concentration region 8 formed by implanting low concentration impurities and the high concentration region 7 formed by implanting high concentration impurities are formed on the side surfaces of the gate electrode 4 and the gate oxide film 3 by using spacers 5. A double structure of LDD structure is formed.
상기 도 1에서 소오스/드레인 영역에 형성된 저농도 영역(8)에 의해서 게이트 채널에 형성되는 전계는 감소되고, 그에 따라 핫 캐리어 효과도 줄어들게 된다.In FIG. 1, the electric field formed in the gate channel is reduced by the low concentration region 8 formed in the source / drain regions, thereby reducing the hot carrier effect.
그러나, 반도체 소자의 집적도가 점차 증가함에 따라, 상기 LDD 구조는 열전자가 도 1에 도시된 화살표와 같이 게이트 전극과 스페이서(5)의 하부에 점차 몰리게 되고, 반도체 소자의 스위칭 시에 스페이서(5)에 주입되는 열전자들에 의해, 스페이서(5) 하부의 전하량이 증가하는 문제가 발생된다. 이렇게 축적된 전하에 의해 반도체 소자의 스위칭 성능이 열화된다.However, as the degree of integration of the semiconductor device is gradually increased, the LDD structure is gradually attracted to the lower portion of the gate electrode and the spacer 5 as shown by the arrow shown in Figure 1, the spacer 5 when switching the semiconductor device The problem is caused by an increase in the amount of charge under the spacer 5 due to the thermal electrons injected into the spacer 5. The accumulated charge deteriorates the switching performance of the semiconductor device.
핫 캐리어 효과를 줄이기 위한 또다른 방법으로는 역 T 게이트(inverse T-gate) LDD 방식에 의한 것으로서, 이 방식은 게이트 전극이 측면의 스페이서 하부 부분으로 확장해 들어감으로써 게이트 채널을 넓게 확보하고, 그에 따라 게이트 제어를 안정적으로 수행하도록 하여 반도체 소자의 성능을 향상시키는 방법이다.Another method to reduce the hot carrier effect is by the inverse T-gate LDD method, which secures a wider gate channel by extending the gate electrode into the lower portion of the spacer on the side. Therefore, the gate control is performed stably to improve the performance of the semiconductor device.
도 2a 내지 도 2d는 종래의 역 T 게이트 LDD 방식에 의한 MOS 트랜지스터의 형성 방법을 설명하기 위한 각 공정별 단면도를 도시한 것이다.2A to 2D are cross-sectional views of respective processes for explaining a method of forming a MOS transistor by a conventional reverse T gate LDD method.
MOS 트랜지스터는 게이트 전극 영역과 채널 영역, 그리고 소오스/드레인 영역을 포함하는데, 반도체 기판(11)의 웰 영역(12) 상에 형성된다.The MOS transistor includes a gate electrode region, a channel region, and a source / drain region, which is formed on the well region 12 of the semiconductor substrate 11.
텅스텐을 게이트 전극으로 사용하는 NMOS 트랜지스터(N-channel MOS Transistor)의 경우를 예를 들면, 도 2a에 도시된 바와 같이 먼저, P형 웰(12) 상에 게이트 산화막(13)과 하부 실리사이드막(14), 게이트 전극층(15)이 순차적으로 적층된다.In the case of an N-channel MOS transistor using tungsten as a gate electrode, for example, as shown in FIG. 2A, first, a gate oxide film 13 and a lower silicide film ( 14), the gate electrode layers 15 are sequentially stacked.
그리고, 상기 게이트 전극층(15)을 패터닝하기 위한 소정 형태의 마스크막(20)과 감광막(21)을 증착한다.Then, a mask film 20 and a photosensitive film 21 of a predetermined type for patterning the gate electrode layer 15 are deposited.
공지된 포토 리소그라피(Photo Lithography) 공정을 이용하여 게이트 전극(15)을 소정의 형태로 패터닝한 후에, 마스크막(20)과 감광막(21)을 제거했을 때의 단면도를 도 2b에 도시하였다. 이어서, 저농도의 불순물을 반도체 기판(11)으로 주입하여 저농도 소오스/드레인 영역(16)을 형성한다.A cross-sectional view when the mask film 20 and the photosensitive film 21 are removed after the gate electrode 15 is patterned in a predetermined form using a known photo lithography process is shown in FIG. 2B. Subsequently, a low concentration of impurities are implanted into the semiconductor substrate 11 to form a low concentration source / drain region 16.
그런 다음, 도 2c에 도시된 바와 같이 스페이서용 실리콘 산화막, 또는 실리콘 질화막을 화학적 기상 증착법(Chemical Vapor Deposition: CVD)을 이용하여 증착하고, 이를 식각하여 스페이서(17)를 완성한다.Next, as shown in FIG. 2C, a silicon oxide film or a silicon nitride film for a spacer is deposited using chemical vapor deposition (CVD), and the spacer 17 is etched to etch it.
마지막으로, 도 2d에 도시된 바와 같이 고농도의 불순물을 주입하여 고농도 소오스/드레인 영역(18)을 형성하고, 게이트 전극의 저항을 낮추고, 상부에 형성될 층과 배리어(Barrier)의 역할을 하기 위한 상부 실리사이드막(19)을 게이트 전극(15)의 상부에 형성한다.Lastly, as shown in FIG. 2D, a high concentration of impurities are implanted to form a high concentration source / drain region 18, lower resistance of the gate electrode, and serve as a layer and barrier to be formed thereon. An upper silicide layer 19 is formed on the gate electrode 15.
상기와 같은 역 T-게이트 LDD 방식으로 형성된 게이트 전극은 스페이서 하부로 게이트 전극의 채널이 확장됨으로써, 게이트 채널의 영역을 넓히고, 그에 따라 게이트 채널의 전계를 약화시켜서 핫 캐리어 효과를 감소시킬 수 있는 장점이 있다.The gate electrode formed by the reverse T-gate LDD method has an advantage that the channel of the gate electrode is extended to the lower portion of the spacer, thereby widening the region of the gate channel, thereby reducing the electric field of the gate channel, thereby reducing the hot carrier effect. There is this.
그러나, 상기와 같은 방식은 게이트 전극의 형성 공정이 복잡하여, 제조 설비 및 제조 공정 상의 어려움이 있고, 핫 캐리어 효과의 개선 방법이 게이트 채널의 면적에 의해 좌우된다는 문제점이 있다. 즉, 반도체 소자의 고집적화가 더욱 진행되는 경우에는 게이트 채널의 영역을 확보하는데 한계가 발생하는 것이다.However, the above-described method has a problem in that the process of forming the gate electrode is complicated, there are difficulties in manufacturing facilities and manufacturing processes, and the method of improving the hot carrier effect depends on the area of the gate channel. In other words, when the integration of semiconductor devices is further progressed, there is a limit in securing the region of the gate channel.
그리고, 게이트 전극에 스페이서를 형성하지 하지 않고, 이온 주입 각도를 조절함으로써, 게이트 채널 영역을 확보하는 방법이 있으나, 소오스와 드레인 형성을 위한 이온의 주입 각도에 따라 양쪽 방향 또는 서로 다른 방향으로 이온 주입을 해야하는 경우가 있고, 또한 계속적인 이온 주입을 실시하는 경우에 게이트 전극의 농도가 높아질 수 있는 문제점이 있다.In addition, there is a method of securing a gate channel region by adjusting an ion implantation angle without forming a spacer on the gate electrode, but ion implantation is performed in both directions or in different directions depending on an implantation angle of ions for source and drain formation. In some cases, there is a problem that the concentration of the gate electrode can be increased when the ion implantation is continuously performed.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 스페이서를 전극으로 이용함으로써 핫 캐리어 효과를 감소시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a method of manufacturing a semiconductor device capable of reducing a hot carrier effect by using a spacer as an electrode.
도 1은 종래의 반도체 소자의 제조 방법에 있어서, LDD를 이용하여 핫 캐리어 효과를 감소시키는 경우를 설명하기 위한 도면,1 is a view for explaining a case in which a hot carrier effect is reduced by using an LDD in a conventional method of manufacturing a semiconductor device;
도 2a 내지 도 2d는 종래의 역 T 게이트 LDD 방식에 의한 반도체 소자의 제조 방법을 설명하기 위한 각 공정별 단면도,2A to 2D are cross-sectional views of respective processes for explaining a method of manufacturing a semiconductor device by a conventional reverse T gate LDD method;
도 3a 내지 도 3g는 본 발명의 실시예에 따른, 스페이서를 전극으로 이용한 반도체 소자의 제조 방법을 설명하기 위한 각 공정별 단면도.3A to 3G are cross-sectional views of respective processes for explaining a method of manufacturing a semiconductor device using a spacer as an electrode according to an embodiment of the present invention.
(도면의 주요 부분에 대한 부호의 명칭)(Name of the code for the main part of the drawing)
100: 반도체 기판 111: 하부 실리콘 기판100: semiconductor substrate 111: lower silicon substrate
112: 매몰 산화막 113: 상부 실리콘 기판112: buried oxide film 113: upper silicon substrate
114: 게이트 산화막 115: 게이트 전극114: gate oxide film 115: gate electrode
116: LDD 절연막 117a: LDD 소오스 영역116: LDD insulating film 117a: LDD source region
117b: LDD 드레인 영역 118: 절연막117b: LDD drain region 118: insulating film
119: 스페이서 120: 차단막119: spacer 120: blocking film
121a: 고농도 소오스 영역 121b: 고농도 드레인 영역121a: high concentration source region 121b: high concentration drain region
122: 층간 절연막 123: 콘택홀122: interlayer insulating film 123: contact hole
상기한 목적을 달성하기 위하여, 본 발명은 소정의 반도체 기판을 제공하는 단계와, 상기 반도체 기판 상에 게이트 산화막 및 게이트 전극을 형성하는 단계와, 상기 게이트 전극이 형성된 기판에 저농도의 불순물을 주입하여 저농도 불순물 영역을 형성하는 단계와, 게이트 전극을 포함한 기판 상에 절연막을 증착하는 단계와, 상기 게이트 전극의 측면에 스페이서를 형성하는 단계와, 상기 결과물 상에 차단막을 증착한 후에 고농도의 불순물을 주입하여 고농도 불순물 영역을 형성하는 단계와, 층간 절연막을 증착한 후에, 스페이서와 접촉되도록 콘택홀(Contact Hall)을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a predetermined semiconductor substrate, forming a gate oxide film and a gate electrode on the semiconductor substrate, by implanting a low concentration of impurities into the substrate on which the gate electrode is formed Forming a low concentration impurity region, depositing an insulating film on a substrate including a gate electrode, forming a spacer on a side of the gate electrode, and depositing a high concentration impurity after depositing a barrier film on the resultant Forming a high concentration impurity region, and forming a contact hole to contact the spacer after the interlayer insulating film is deposited.
상기 반도체 기판은 이중막 실리콘(Silicon On Insulator: SOI) 또는 벌크 웨이퍼(Bulk Wafer)로 이루어지는 것을 특징으로 한다.The semiconductor substrate may be formed of silicon on insulator (SOI) or a bulk wafer.
상기 게이트 전극은 단일의 폴리 실리콘이나 금속, 또는 상기 폴리 실리콘이나 금속을 이용한 적층 구조로 이루어지는 것을 특징으로 한다.The gate electrode may be formed of a single polysilicon or a metal, or a laminated structure using the polysilicon or a metal.
상기 저농도 불순물 영역을 형성하는 단계는 저농도 불순물 이온을 주입하기 전에 LDD 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.The forming of the low concentration impurity region may further include forming an LDD oxide layer before implanting the low concentration impurity ions.
상기 스페이서용 물질을 전극의 역할을 하기 위한 폴리 실리콘으로 형성되는 것을 특징으로 한다.The spacer material is formed of polysilicon to serve as an electrode.
상기 콘택홀은 드레인 영역의 스페이서만 접촉되도록 형성하는 것을 특징으로 한다.The contact hole may be formed to contact only the spacer of the drain region.
상기 콘택홀은 드레인 영역과 소오스 영역의 콘택홀이 각각 스페이서에 접촉되도록 형성하는 것을 특징으로 한다.The contact hole may be formed such that contact holes of the drain region and the source region respectively contact the spacers.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3g는 본 발명의 실시예에 따른 스페이서를 전극으로 이용한 반도체 소자의 제조 방법을 설명하기 위한 각 공정별 단면도를 도시한 것이다. 상기 도면을 참조하여 본 발명의 반도체 소자 제조 방법을 설명하면 다음과 같다.3A to 3G are cross-sectional views of respective processes for explaining a method of manufacturing a semiconductor device using a spacer as an electrode according to an embodiment of the present invention. The semiconductor device manufacturing method of the present invention will be described with reference to the drawings.
먼저, 게이트 전극 및 소오스/드레인 전극을 형성하기 위한 반도체 기판을 구비한다. 도 3a에는 본 발명의 일 실시예로서, 하부 실리콘 기판(111)과 상부 실리콘 기판(113) 사이에 매몰 산화막(113)이 삽입된 이중 실리콘 구조의 반도체 기판(100)을 도시하였으나, 벌크 웨이퍼를 반도체 기판으로 사용하는 것도 가능하다.First, a semiconductor substrate for forming a gate electrode and a source / drain electrode is provided. 3A illustrates a semiconductor substrate 100 having a double silicon structure in which a buried oxide film 113 is inserted between a lower silicon substrate 111 and an upper silicon substrate 113 as an embodiment of the present invention. It is also possible to use it as a semiconductor substrate.
다음으로, 도 3b에 도시된 바와 같이, 반도체 기판(100) 상에 게이트 산화막(114) 및 게이트 전극용 물질을 증착한 후에 소정의 형태로 패터닝하여 게이트 전극(115)을 형성한다. 이 때, 게이트 전극(115)용 물질을 폴리 실리콘으로 사용할 수도 있고, 텅스텐(W)이나 티타늄(Ti)과 같은 금속으로 사용할 수도 있다.Next, as shown in FIG. 3B, the gate oxide film 114 and the material for the gate electrode are deposited on the semiconductor substrate 100, and then patterned into a predetermined shape to form the gate electrode 115. In this case, the material for the gate electrode 115 may be used as polysilicon, or may be used as a metal such as tungsten (W) or titanium (Ti).
또한, 상기의 폴리 실리콘이나 금속을 단일 구조로 사용하는 것도 가능하고, 다른 물질과 함께 적층 구조로 형성하는 것도 가능하다.In addition, it is also possible to use the above-mentioned polysilicon or metal in a single structure, or to form a laminated structure together with other materials.
그리고 나서, 도 3c에 도시된 바와 같이 게이트 양측의 반도체 기판으로 저농도의 불순물 이온을 주입하여 저농도의 소오스(117a)와 드레인 영역(117b)을 형성한다. 이 때, 저농도 불순물 이온을 주입하기 전에 실리콘 기판(113)의 표면 손상을 방지하기 위하여 LDD 산화막(116)을 미리 증착할 수도 있다.Then, as shown in FIG. 3C, a low concentration of impurity ions are implanted into the semiconductor substrates on both sides of the gate to form a low concentration source 117a and a drain region 117b. At this time, before implanting the low concentration impurity ions, the LDD oxide film 116 may be deposited in advance to prevent surface damage of the silicon substrate 113.
상기와 같은 LDD 산화막(116)은 실리콘 기판(113)을 보호하는 것이 목적이므로, 저농도의 LDD 이온 주입 공정이 끝나면 제거된다.Since the LDD oxide film 116 as described above is intended to protect the silicon substrate 113, the LDD oxide film 116 is removed after the low concentration LDD ion implantation process is completed.
다음 공정으로, 도 3d에 도시된 바와 같이 상기 게이트 전극(115)과 후속 공정에서 형성될 스페이서와의 절연을 목적으로 절연막(118)을 증착하는데, 이는 일반적으로 산화막을 사용한다. 이후에 형성될 스페이서는 콘택홀과 접촉되어 전극으로 사용되기 때문에, 스페이서를 형성하기 전에 미리 게이트와의 접촉을 차단하여야 한다.In the next process, as shown in FIG. 3D, an insulating film 118 is deposited for the purpose of insulating the gate electrode 115 from the spacer to be formed in a subsequent process, which generally uses an oxide film. Since the spacer to be formed later is used as an electrode in contact with the contact hole, the contact with the gate must be blocked before forming the spacer.
상기 절연막(118) 상에 스페이서 형성용 물질을 증착한 후에 건식 식각 공정을 통하여 스페이서(119)를 형성한 경우의 단면도를 도 3e에 도시하였다. 이 때, 상기의 스페이서(119)는 콘택홀과 접촉하여 전극의 역할을 수행할 수 있도록 폴리 실리콘으로 형성한다.3E illustrates a cross-sectional view of forming a spacer 119 through a dry etching process after depositing a material for forming a spacer on the insulating layer 118. In this case, the spacer 119 is formed of polysilicon so as to be in contact with the contact hole and serve as an electrode.
다음으로, 도 3f에 도시된 바와 같이 고농도 이온을 주입하기 전에, 반도체 기판(111) 상에 차단막(120)을 증착하는데, 이는 후속 공정에서 발생할 수 있는 스페이서(119)와 다른 물질간의 접촉을 차단하기 위한 것으로 질화막을 사용한다. 그런 다음에, 고농도의 불순물 이온을 반도체 기판(111)에 주입하여 고농도의 소오스 영역(121a)과 드레인 영역(121b)을 완성한다.Next, as shown in FIG. 3F, the barrier layer 120 is deposited on the semiconductor substrate 111 before the implantation of high concentration ions, which blocks contact between the spacer 119 and other materials that may occur in subsequent processes. A nitride film is used for this purpose. Thereafter, a high concentration of impurity ions are implanted into the semiconductor substrate 111 to complete the high concentration source region 121a and the drain region 121b.
마지막으로, 도 3g에 도시된 바와 같이 상기 결과물을 다른 전극과 절연시키기 위하여 층간 절연막(122)을 증착하고, 콘택홀(123)을 형성한다. 상기에서는 콘택홀(123)이 드레인 영역(121b)의 스페이서(119)에 접촉되도록 형성하는 경우를 도시하였으나, 드레인 영역(121b) 뿐만 아니라 소오스 영역(121a)의 스페이서에 각각 콘택홀(123)이 접촉되도록 형성하는 것도 가능하다.Finally, as shown in FIG. 3G, an interlayer insulating layer 122 is deposited to insulate the resultant from other electrodes, and a contact hole 123 is formed. Although the contact hole 123 is formed to be in contact with the spacer 119 of the drain region 121b, the contact hole 123 is formed in each of the spacers of the source region 121a as well as the drain region 121b. It is also possible to form contact.
상기 드레인 영역의 콘택홀(123)은 스페이서(119)와 접촉되도록 형성함으로써, 반도체 소자의 스위칭 시에 드레인에 인가되는 전압은 스페이서(119)에도 인가된다.The contact hole 123 of the drain region is formed to contact the spacer 119, so that a voltage applied to the drain when the semiconductor device is switched is also applied to the spacer 119.
반도체 소자의 게이트 전극에 전압이 인가되어, 소자가 동작하는 경우에 소오스 영역의 전하는 채널을 통하여 드레인 영역으로 이동하게 되는데, 게이트 전극의 전압으로부터 형성된 채널 영역의 전계에 의하여 게이트 영역으로 이동되는 전하가 발생하게 된다. 하지만, 상기와 같이 드레인 전극에 인가되는 전압이 콘택홀에 접촉된 스페이서에 동시에 인가되는 경우에는 게이트 전극에 의해 형성된 채널의 전계를 약화시키게 된다.When a voltage is applied to the gate electrode of the semiconductor device, the charge of the source region is moved to the drain region through the channel when the device is operating, the charge is transferred to the gate region by the electric field of the channel region formed from the voltage of the gate electrode Will occur. However, when the voltage applied to the drain electrode is simultaneously applied to the spacer in contact with the contact hole as described above, the electric field of the channel formed by the gate electrode is weakened.
따라서, 채널의 전계에 의한 핫 캐리어 효과를 감소시키게 되고 소자의 안정적인 동작을 가능하게 한다.Thus, the effect of hot carriers on the electric field of the channel is reduced and the stable operation of the device is possible.
그리고, 드레인 영역의 스페이서에 접촉되도록 콘택홀을 형성할 뿐만 아니라 소오스 영역에서도 스페이서에 접촉되도록 콘택홀을 각각 형성하는 경우에 채널 내부의 전계를 약화시킬 수 있다.In addition to forming contact holes to contact the spacers in the drain region, when the contact holes are formed to contact the spacers in the source region, the electric field inside the channel may be weakened.
이상에서 자세히 설명된 바와 같이, 본 발명의 반도체 소자의 제조 방법에 따르면, 드레인 전극에 인가되는 전압을 콘택홀에 접촉된 스페이서를 통해 제공함으로써, 게이트 전극에 인가되는 전압에 의한 채널의 전계를 약화시키고 그에 따라 핫 캐리어 효과에 의한 소자의 열화를 줄일 수 있다.As described in detail above, according to the method of manufacturing a semiconductor device of the present invention, the voltage applied to the drain electrode is provided through a spacer contacting the contact hole, thereby weakening the electric field of the channel due to the voltage applied to the gate electrode. Therefore, deterioration of the device due to the hot carrier effect can be reduced.
또한, 본 발명은 게이트 채널의 확장없이 종래의 반도체 소장 설계 공정을 그대로 이용할 수 있기 때문에, 반도체 소자의 제조에 따른 추가적인 부담을 수반하지 않고 간단한 방법으로 소자의 전기적 특성을 향상시킬 수 있는 장점이 있다.In addition, since the present invention can use the conventional semiconductor small design process without expanding the gate channel, there is an advantage that the electrical characteristics of the device can be improved in a simple manner without the additional burden of manufacturing the semiconductor device. .
상기한 본 발명은 MOS 트랜지스터 및 각종 반도체 소자의 제작 공정에 사용하는 방법으로서, CMOS 트랜지스터(Complementary MOS)와, BiCMOS 트랜지스터(Bipolar Complementary MOS) 뿐만 아니라, 주문자형 반도체 소자(Application Specific Integrated Circuit: ASIC), MML(Merged Memory Logic) 회로 등의 각종 제작 공정에 사용 가능하다. 이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.The present invention described above is a method used in the fabrication process of MOS transistors and various semiconductor devices, and not only CMOS transistors, BiCMOS transistors (Bipolar Complementary MOS), but also application specific integrated circuits (ASICs). And MML (Merged Memory Logic) circuits can be used in various manufacturing processes. Hereinafter, this invention can be implemented in various changes in the range which does not deviate from the summary.
Claims (10)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990048665A KR20010045395A (en) | 1999-11-04 | 1999-11-04 | Method of fabricating semiconductor device using spacer for electrode |
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| KR1019990048665A KR20010045395A (en) | 1999-11-04 | 1999-11-04 | Method of fabricating semiconductor device using spacer for electrode |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010045395A true KR20010045395A (en) | 2001-06-05 |
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ID=19618572
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| KR1019990048665A KR20010045395A (en) | 1999-11-04 | 1999-11-04 | Method of fabricating semiconductor device using spacer for electrode |
Country Status (1)
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| KR (1) | KR20010045395A (en) |
Citations (4)
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| JPH02207536A (en) * | 1989-02-07 | 1990-08-17 | Fujitsu Ltd | Semiconductor device |
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-
1999
- 1999-11-04 KR KR1019990048665A patent/KR20010045395A/en not_active Application Discontinuation
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