KR20010037693A - Input buffer circuit - Google Patents

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Abstract

PURPOSE: An input buffer circuit is provided to vary a transition level of a buffer for a high voltage or a low voltage according to a supply voltage level. CONSTITUTION: The circuit includes a voltage detection portion(10) and a buffer portion(20). The voltage detection portion detects the level of the supply voltage(VCC) whether the supply voltage is higher or lower than a predetermined voltage(Vref). The buffer portion is variable for the high voltage or the low voltage according to the supply voltage level. The voltage detection portion has a voltage distribution portion dividing the supply voltage to a voltage level for an easy measurement, a differential amplification portion comparing a reference voltage with the supply voltage outputted from the voltage distribution portion, an NMOS transistor turning on/off the operation of the voltage distribution portion and differential amplification portion in response to an enable signal, a PMOS transistor preventing a high voltage output signal from outputting when the enable signal is low, and an inverter outputting the high voltage output signal by inverting the output of the differential amplification or the PMOS transistor. The buffer portion has an inverter inverting a stand-by mode control signal, a PMOS transistor supplying or blocking the supply voltage in response to an output of the inverter, an inverter portion inverting an input signal of TTL level by using a voltage input through the PMOS transistor as an operation voltage, an NMOS transistor turning on/off the output of the inverter portion in response to the output voltage of the inverter, and a transition change portion changing a transition region of the inverter according to the supply voltage level.

Description

입력 버퍼 회로{INPUT BUFFER CIRCUIT}Input buffer circuit {INPUT BUFFER CIRCUIT}

본 발명은 입력 버퍼에 관한 것으로, 특히 대부분 노아 게이트 형태를 취하고 있는 입력 버퍼에 있어서, 상기 노아 게이트의 천이점(transition point)이 전원전압(VCC) 변화에 따라 적절히 대응하지 못하기 때문에 와이드 전압(2.7∼5V)용 메모리 칩에 적용하지 못하였으나 전원전압에 따라 입력 버퍼의 트랜지션 영역을 조절하여 와이드 전압에 대응할 수 있도록 하는 입력 버퍼 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to an input buffer. In particular, in an input buffer that takes the form of a NOR gate, the transition point of the NOR gate does not adequately correspond to a change in the power supply voltage VCC, so that a wide voltage ( The present invention relates to an input buffer circuit, which is not applicable to a memory chip for 2.7-5V), but is capable of coping with a wide voltage by adjusting a transition region of an input buffer according to a power supply voltage.

도1은 종래 입력 버퍼 회로의 예를 보인 회로도로서, 이에 도시된 바와 같이 대기모드 제어신호(RSTB)를 반전 출력하는 인버터(INV1)와; 상기 인버터(INV1)를 통해 출력되는 전압에 의해 전원전압(VDD)을 공급 또는 차단하는 피모스 트랜지스터(MP1)와; 상기 피모스 트랜지스터(MP1)를 통해 인가되는 전압을 동작전압으로 하여 TTL레벨의 입력신호를 반전 출력하는 인버터부(1)와; 상기 인버터(INV1)의 출력 전압에 의해 온/오프 되어 인버터부(1)의 출력을 온/오프 시키는 엔모스 트랜지스터(MN2)로 구성된 것으로, 이의 동작 및 작용을 설명하면 다음과 같다.1 is a circuit diagram showing an example of a conventional input buffer circuit, and an inverter INV1 for inverting and outputting a standby mode control signal RSTB as shown therein; A PMOS transistor MP1 for supplying or cutting off a power supply voltage VDD by a voltage output through the inverter INV1; An inverter unit (1) for inverting and outputting an input signal having a TTL level by using a voltage applied through the PMOS transistor MP1 as an operating voltage; The NMOS transistor MN2 turns on / off by the output voltage of the inverter INV1 to turn on / off the output of the inverter unit 1. The operation and operation thereof will be described below.

일단, 상기 도1은 인버터 형태의 대표적인 입력 버퍼 회로로서, 기본적으로 TTL 입력에 대한 버퍼의 개념은 TTL 입력이 2.2V 이상이면 로직 '하이', 0.8V 이하이면 로직 '로우'로 인식하는 것이다.1 is a typical input buffer circuit in the form of an inverter. Basically, the concept of a buffer for a TTL input is to recognize a logic 'high' when the TTL input is 2.2V or more and a logic 'low' when the TTL input is 0.8V or less.

따라서, 도1과 같은 회로에서는 TTL 입력이 2.2V이면 출력(out)은 '로우'레벨이 되고, 0.8V이면 출력(out)은 '하이'레벨로 된다.Therefore, in the circuit of FIG. 1, when the TTL input is 2.2V, the output (out) is at the 'low' level, and when the 0.8V is at the output (out) is at the 'high' level.

한편, 대기모드 제어신호(RSTB)는 대기모드(standby mode)에서 버퍼를 오프시켜서 전류소모가 없도록 하기 위한 것으로, '하이'가 입력되면 피모스 트랜지스터(MP1)는 턴온되고 엔모스 트랜지스터(MN2)는 오프되어 인버터부(1)를 통해 정상적인 버퍼의 역할을 하는 동작모드(active mode)로 전환된다.On the other hand, the standby mode control signal RSTB is to turn off the buffer in the standby mode so that no current is consumed. When 'high' is input, the PMOS transistor MP1 is turned on and the NMOS transistor MN2 is turned on. Is turned off and is switched to the active mode which serves as a normal buffer through the inverter unit 1.

그러나, 대기모드 제어신호(RSTB)로 '로우'가 입력되면 피모스 트랜지스터(MP1)는 턴오프되고, 엔모스 트랜지스터(MN2)는 턴온되어 버퍼를 오프시키는 대기모드(standby mode)로 전환하게 된다.However, when 'low' is input to the standby mode control signal RSTB, the PMOS transistor MP1 is turned off and the NMOS transistor MN2 is turned on to switch to a standby mode for turning off the buffer. .

상기, TTL 입력(input)에 따른 출력레벨을 정리하면 다음 표1과 같이 된다.The output level according to the TTL input is summarized in Table 1 below.

입력 레벨(input)Input level 트랜지스터 상태Transistor state 출력(out)Out 2.2V2.2 V MP1 → onMP1 → on LL MN1 → onMN1 on MP2 → offMP2 → off MN2 → offMN2 → off 0.8V0.8 V MP1 → onMP1 → on HH MN1 → offMN1 → off MP2 → onMP2 → on MN2 → offMN2 → off

다음, 도 2는 전원전압(VCC)이 3V 일때의 도1에 대한 시뮬레이션 결과를 보인 상태도로서, 입력이 0.8V일 때는 '하이'레벨이고, 2.2V 일 때는 '로우'레벨을 나타내고, 그 중간의 트랜지션 영역에서의 레벨의 천이 과정을 잘 보여준다.Next, FIG. 2 is a state diagram showing the simulation result of FIG. 1 when the power supply voltage VCC is 3V. The input voltage is 'high' level when the input voltage is 0.8V and 'low' level when the voltage is 2.2V. The transition of the level in the transition region of is well illustrated.

다음 도 3은 종래 입력 버퍼에 의한 TTL 입력신호와 전원전압(VCC) 특성을 보인 그래프로서, 전원전압(VCC)이 2.7V에서 5.5V로 움직일 동안 TTL 입력신호에 대한 천이영역은 1.1V에서 2.2V까지 광범위하게 움직이는 것을 알 수 있다.3 is a graph showing the characteristics of the TTL input signal and the power supply voltage (VCC) by the conventional input buffer, wherein the transition region for the TTL input signal is from 1.1V to 2.2 while the power supply voltage VCC is moved from 2.7V to 5.5V. It can be seen that it moves widely up to V.

즉, 천이영역의 최하전압(VIL)은 1.1V이고, 최고전압(VIH)은 2.2V로 마진(margin)을 갖지 못한다.That is, the lowest voltage VIL of the transition region is 1.1V and the highest voltage VIH is 2.2V, which does not have a margin.

이와 같이, 상기 종래의 기술에 있어서 입력 버퍼는 인버터의 트랜지션 영역을 이용해서 TTL 입력을 검출하기 때문에 좁은 트랜지션 영역의 범위를 넘어가는 VCC 레벨에 대해서는 TTL 레벨이 모두 '로우'로 인식될 수 있어 와이드 전원전압을 사용하는 칩에서 사용하기에는 적합하지 못한 문제점이 있었다.As described above, in the conventional technology, since the input buffer detects the TTL input using the transition region of the inverter, all of the TTL levels can be recognized as 'low' for the VCC level exceeding the range of the narrow transition region. There was a problem that is not suitable for use in the chip using the power supply voltage.

따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위하여 창출한 것으로, 전원전압의 레벨을 검출하여 버퍼의 트랜지션 레벨을 전원전압의 레벨에 따라 고전압용과 저전압용으로 가변할 수 있도록 하는 입력 버퍼 회로를 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above-mentioned conventional problems, and detects the level of the power supply voltage so that the transition level of the buffer can be varied for the high voltage and the low voltage according to the power supply voltage. The purpose is to provide.

도 1은 종래 입력 버퍼 회로의 예를 보인 회로도.1 is a circuit diagram showing an example of a conventional input buffer circuit.

도 2는 전원전압이 3V 일때의 도1에 대한 시뮬레이션 결과를 보인 상태도.2 is a state diagram showing a simulation result with respect to Figure 1 when the power supply voltage is 3V.

도 3은 종래 입력 버퍼에 의한 TTL 입력신호와 전원전압 특성을 보인 그래프도.Figure 3 is a graph showing the characteristics of the TTL input signal and the power supply voltage by the conventional input buffer.

도 4는 본 발명에 의한 입력 버퍼의 구성을 보인 블록도.4 is a block diagram showing the configuration of an input buffer according to the present invention;

도 5는 상기 도4에서 각 블록의 세부 구성을 보인 회로도.5 is a circuit diagram showing the detailed configuration of each block in FIG.

도 6은 본 발명에 의한 저전원전압에서의 TTL 입력신호에 대한 트랜지션 영역의 특성을 보인 그래프도.Figure 6 is a graph showing the characteristics of the transition region for the TTL input signal at low power supply voltage according to the present invention.

도 7은 본 발명에 의한 고전원전압에서의 TTL 입력신호에 대한 트랜지션 영역의 특성을 보인 그래프도.7 is a graph showing the characteristics of a transition region for a TTL input signal at a high power voltage according to the present invention.

***도면의 주요 부분에 대한 부호의 설명****** Description of the symbols for the main parts of the drawings ***

10 : 버퍼부 20 : 전압 검출부10: buffer unit 20: voltage detector

10a : 트랜지션 전환부 20a : 전압 분배부10a: transition switching unit 20a: voltage divider

20b : 차동 증폭부 MP1∼MP5 : 피모스 트랜지스터20b: differential amplifier MP1 to MP5: PMOS transistor

MN1∼MN8 : 엔모스 트랜지스터 INV1,INV2 : 인버터MN1 to MN8: NMOS transistors INV1, INV2: Inverter

이와 같은 목적을 달성하기 위한 본 발명은 전원전압(VCC)이 소정전압 이상인지 이하인지를 검출하여 버퍼부에 출력하는 전압 검출부와; 전원전압의 레벨에 따라 고전압용 또는 저전압용으로 사용할 수 있도록 가변되는 버퍼부로 구성한 것을 특징으로 한다.The present invention for achieving the above object includes a voltage detector for detecting whether the power supply voltage (VCC) is greater than or equal to a predetermined voltage and outputs to the buffer unit; It is characterized by consisting of a buffer unit that can be used for high voltage or low voltage according to the level of the power supply voltage.

이하, 본 발명에 따른 일실시예를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the accompanying drawings.

도 4는 본 발명에 의한 입력 버퍼의 구성을 보인 블록도로서, 이에 도시한 바와 같이 전원전압(VCC)이 소정전압 이상인지 이하인지를 검출하여 버퍼부(10)에 출력하는 전압 검출부(20)와; 전원전압의 레벨에 따라 고전압용 또는 저전압용으로 사용할 수 있도록 가변되는 버퍼부(10)로 구성된다.FIG. 4 is a block diagram showing the configuration of an input buffer according to the present invention. As shown in FIG. 4, the voltage detector 20 detects whether the power supply voltage VCC is equal to or greater than a predetermined voltage and outputs it to the buffer unit 10. Wow; It is composed of a buffer unit 10 that is variable to be used for high voltage or low voltage according to the level of the power supply voltage.

다음, 도 5는 상기 버퍼부(10) 및 전압 검출부(20)의 상세 내부 구성을 보인 회로도로서, 먼저 상기 버퍼부(10)는 대기모드 제어신호(RSTB)를 반전 출력하는 인버터(INV1)와; 상기 인버터(INV1)를 통해 출력되는 전압에 의해 전원전압(VDD)을 공급 또는 차단하는 피모스 트랜지스터(MP1)와; 상기 피모스 트랜지스터(MP1)를 통해 인가되는 전압을 동작전압으로 하여 TTL레벨의 입력신호를 반전 출력하는 인버터부(1)와; 상기 인버터(INV1)의 출력 전압에 의해 온/오프 되어 인버터부(1)의 출력을 온/오프 시키는 엔모스 트랜지스터(MN2)로 구성된 입력버퍼에 있어서, 전원전압(VCC)의 레벨에 따라 인버터의 트랜지션 영역을 변형시키는 트랜지션 전환부(10a)를 더 포함하여 구성한다.Next, FIG. 5 is a circuit diagram illustrating a detailed internal configuration of the buffer unit 10 and the voltage detector 20. First, the buffer unit 10 includes an inverter INV1 for inverting and outputting a standby mode control signal RSTB. ; A PMOS transistor MP1 for supplying or cutting off a power supply voltage VDD by a voltage output through the inverter INV1; An inverter unit (1) for inverting and outputting an input signal having a TTL level by using a voltage applied through the PMOS transistor MP1 as an operating voltage; In the input buffer consisting of the NMOS transistor (MN2) is turned on / off by the output voltage of the inverter (INV1) to turn on / off the output of the inverter unit 1, according to the level of the power supply voltage (VCC) It further comprises a transition switching unit 10a for deforming the transition region.

다음, 상기 전압 검출부(20)는 전원전압(VCC)을 측정이 용이한 전압 레벨로 분압하는 전압 분배부(20a)와; 상기 전압 분배부(20a)를 통해 입력받은 전원전압(VCC)과 기준전압(VREF)을 비교하여 출력하는 차동 증폭부(20b)와; 인에이블 신호(EN)에 의해 상기 전압 분배부(20a) 및 차동 증폭부(20b)의 동작을 각각 온/오프 시키는 엔모스 트랜지스터(MN7,MN8)와; 인에이블 신호(EN)가 '로우'일 때 고전압 출력신호(HVDD)가 출력되지 않게 하는 피모스 트랜지스터(MP3)와; 상기 차동 증폭부(20b) 또는 피모스 트랜지스터(MP3)의 출력을 입력받아 반전하여 고전압 출력신호(HVDD)를 출력하는 인버터(INV2)로 구성한 것으로, 이와 같이 구성한 본 발명의 동작 및 작용을 첨부한 도면을 참조하여 설명하면 다음과 같다.Next, the voltage detector 20 includes: a voltage divider 20a for dividing the power supply voltage VCC to a voltage level that is easy to measure; A differential amplifier 20b for comparing the power voltage VCC and the reference voltage VREF received through the voltage divider 20a and outputting the same; NMOS transistors (MN7, MN8) for turning on / off operations of the voltage divider (20a) and differential amplifier (20b), respectively, by an enable signal (EN); A PMOS transistor MP3 for preventing the high voltage output signal HVDD from being output when the enable signal EN is 'low'; Inverter INV2 for receiving the output of the differential amplifier 20b or PMOS transistor MP3 and inverting the same to output the high voltage output signal HVDD. A description with reference to the drawings is as follows.

일단, 전압 검출부(20)는 '하이'레벨의 인에이블 신호(EN)가 인가될 때 전원전압(VCC)이 일정 전압 이상 올라가면 엔모스 트랜지스터(MN5)가 턴온되고, 이에 따라 인버터(INV2)의 입력레벨이 '로우'로 떨어지게 되어 그 출력 즉, 고전압 검출신호(HVDD)를 '로우'에서 '하이'로 천이시킨다.Once the enable signal EN of the 'high' level is applied, the voltage detector 20 turns on the NMOS transistor MN5 when the power supply voltage VCC rises above a predetermined voltage, thereby turning on the inverter INV2. The input level drops to 'low' and the output, i.e., the high voltage detection signal HVDD, transitions from 'low' to 'high'.

이에 따라 '하이'로 천이된 고전압 검출신호(HVDD)는 버퍼부(10)의 트랜지션 전환부(10a)의 엔모스 트랜지스터(MN4)에 입력되어 인버터부(1)의 트랜지션 영역을 고전압에 맞게 변형시키게 된다.Accordingly, the high voltage detection signal HVDD transitioned to 'high' is inputted to the NMOS transistor MN4 of the transition switching unit 10a of the buffer unit 10 so as to transform the transition region of the inverter unit 1 to a high voltage. Let's go.

즉, 버퍼는 하나이지만 전원전압(VCC)의 레벨에 따라 이를 검출하여 고전압 검출신호(HVDD)에 의해 버퍼의 트랜지션 영역을 조절함으로써, 저전압용 버퍼와 고전압용 버퍼를 모두 가진것과 같은 효과를 얻게 한다.That is, there is only one buffer, but it is detected according to the level of the power supply voltage VCC, and the transition region of the buffer is adjusted by the high voltage detection signal HVDD, thereby obtaining the same effect as having both the low voltage buffer and the high voltage buffer. .

다음, 도 6과 도 7은 본 발명에 의한 TTL 입력신호와 전원전압(VCC)의 특성을 보인 그래프로서, 먼저 도 6은 전압 검출부(20)의 고전압 출력신호(HVDD)가 '로우'인 상태로서, 전원전압(VCC)이 2.7V∼3.7V 범위에 있을 경우로 종래와 동일한 결과를 갖는 것을 알 수 있다.6 and 7 are graphs illustrating characteristics of the TTL input signal and the power supply voltage VCC according to the present invention. First, FIG. 6 is a state in which the high voltage output signal HVDD of the voltage detector 20 is 'low'. As the power supply voltage VCC in the range of 2.7V to 3.7V, the same results as in the related art can be seen.

다음, 도 7은 전원전압(VCC)이 3.7V 이상에서 5.5V 까지일 경우의 시뮬레이션 결과로서, 전원전압(VCC)이 5.5V에서도 종래와는 달리 입력버퍼의 천이영역이 1.55V 근처에 있는 것을 알 수 있다.Next, FIG. 7 illustrates a simulation result when the power supply voltage VCC is from 3.7V to 5.5V. Unlike the conventional art, even when the power supply voltage VCC is 5.5V, the transition region of the input buffer is near 1.55V. Able to know.

즉, 최고전압(VIH)이 1.55V로서 TTL 입력신호에 대한 충분한 마진을 가질 수 있다.That is, the highest voltage VIH is 1.55V, which may have sufficient margin for the TTL input signal.

이상에서 설명한 바와 같이 본 발명 입력 버퍼 회로는 전원전압의 레벨을 검출하여 버퍼의 트랜지션 레벨을 전원전압의 레벨에 따라 고전압용과 저전압용으로 가변할 수 있도록 함으로써, 와이드 전압(2.7∼5V)용 메모리 칩에 적용할 수 있는 효과가 있다.As described above, the input buffer circuit of the present invention detects the level of the power supply voltage so that the transition level of the buffer can be varied for the high voltage and the low voltage according to the power supply voltage, thereby providing a wide voltage (2.7 to 5V) memory chip. There is an effect that can be applied to.

Claims (3)

전원전압(VCC)이 소정전압 이상인지 이하인지를 검출하여 버퍼부에 출력하는 전압 검출부와; 전원전압의 레벨에 따라 고전압용 또는 저전압용으로 사용할 수 있도록 가변되는 버퍼부로 구성한 것을 특징으로 하는 입력 버퍼 회로.A voltage detector for detecting whether the power supply voltage VCC is equal to or greater than a predetermined voltage and outputting the buffer to the buffer unit; An input buffer circuit comprising a buffer unit that is variable so that it can be used for high voltage or low voltage according to a power supply voltage level. 제1항에 있어서, 상기 버퍼부는 대기모드 제어신호(RSTB)를 반전 출력하는 인버터(INV1)와; 상기 인버터(INV1)를 통해 출력되는 전압에 의해 전원전압(VDD)을 공급 또는 차단하는 피모스 트랜지스터(MP1)와; 상기 피모스 트랜지스터(MP1)를 통해 인가되는 전압을 동작전압으로 하여 TTL레벨의 입력신호를 반전 출력하는 인버터부(1)와; 상기 인버터(INV1)의 출력 전압에 의해 온/오프 되어 인버터부(1)의 출력을 온/오프 시키는 엔모스 트랜지스터(MN2)로 구성된 입력버퍼에 있어서, 전원전압(VCC)의 레벨에 따라 인버터의 트랜지션 영역을 변형시키는 트랜지션 전환부(10a)를 더 포함하여 구성한 것을 특징으로 하는 입력 버퍼 회로.The inverter of claim 1, wherein the buffer unit comprises: an inverter INV1 for inverting and outputting a standby mode control signal RSTB; A PMOS transistor MP1 for supplying or cutting off a power supply voltage VDD by a voltage output through the inverter INV1; An inverter unit (1) for inverting and outputting an input signal having a TTL level by using a voltage applied through the PMOS transistor MP1 as an operating voltage; In the input buffer consisting of the NMOS transistor (MN2) is turned on / off by the output voltage of the inverter (INV1) to turn on / off the output of the inverter unit 1, according to the level of the power supply voltage (VCC) And a transition switching unit (10a) for deforming the transition region. 제1항에 있어서, 상기 전압 검출부는 전원전압(VCC)을 측정이 용이한 전압 레벨로 분압하는 전압 분배부(20a)와; 상기 전압 분배부(20a)를 통해 입력받은 전원전압(VCC)과 기준전압(VREF)을 비교하여 출력하는 차동 증폭부(20b)와; 인에이블 신호(EN)에 의해 상기 전압 분배부(20a) 및 차동 증폭부(20b)의 동작을 각각 온/오프 시키는 엔모스 트랜지스터(MN7,MN8)와; 인에이블 신호(EN)가 '로우'일 때 고전압 출력신호(HVDD)가 출력되지 않게 하는 피모스 트랜지스터(MP3)와; 상기 차동 증폭부(20b) 또는 피모스 트랜지스터(MP3)의 출력을 입력받아 반전하여 고전압 출력신호(HVDD)를 출력하는 인버터(INV2)로 구성한 것을 특징으로 하는 입력 버퍼 회로.The voltage detector of claim 1, further comprising: a voltage divider (20a) for dividing the power supply voltage (VCC) to a voltage level that is easy to measure; A differential amplifier 20b for comparing the power voltage VCC and the reference voltage VREF received through the voltage divider 20a and outputting the same; NMOS transistors (MN7, MN8) for turning on / off operations of the voltage divider (20a) and differential amplifier (20b), respectively, by an enable signal (EN); A PMOS transistor MP3 for preventing the high voltage output signal HVDD from being output when the enable signal EN is 'low'; And an inverter (INV2) for receiving the output of the differential amplifier (20b) or PMOS transistor (MP3) and inverting it to output a high voltage output signal (HVDD).
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