KR100863014B1 - Buffer of semiconductor integrated circuit - Google Patents

Buffer of semiconductor integrated circuit Download PDF

Info

Publication number
KR100863014B1
KR100863014B1 KR1020070035948A KR20070035948A KR100863014B1 KR 100863014 B1 KR100863014 B1 KR 100863014B1 KR 1020070035948 A KR1020070035948 A KR 1020070035948A KR 20070035948 A KR20070035948 A KR 20070035948A KR 100863014 B1 KR100863014 B1 KR 100863014B1
Authority
KR
South Korea
Prior art keywords
signal
output
input
unit
voltage
Prior art date
Application number
KR1020070035948A
Other languages
Korean (ko)
Inventor
오익수
박근우
김용주
김종운
송희웅
김형수
황태진
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070035948A priority Critical patent/KR100863014B1/en
Application granted granted Critical
Publication of KR100863014B1 publication Critical patent/KR100863014B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices

Abstract

A buffer of a semiconductor IC is provided to enhance stability of the semiconductor IC by outputting a low signal which maintains a constant level in response to an input signal. A buffer of a semiconductor IC(Integrated Circuit) includes a controller(100) and a comparison unit(200). The controller outputs a control signal with plural bits based on comparison between distribution and reference voltages. The comparison unit outputs a voltage level, generated according to the control signal in response to an input signal, as a low signal, and a source voltage level as a high signal. The controller includes a comparison signal generator and a control signal generator. The comparison signal generator activated by an enable signal compares the distribution voltage with the reference voltage, and generates a comparison signal. The control signal generator outputs the control signal when transition of the comparison signal is repeated for a predetermined time.

Description

반도체 집적 회로의 버퍼{Buffer of Semiconductor Integrated Circuit}Buffer of Semiconductor Integrated Circuits

도 1은 일반적인 반도체 집적 회로의 버퍼의 회로도,1 is a circuit diagram of a buffer of a general semiconductor integrated circuit,

도 2는 본 발명에 따른 반도체 집적 회로 버퍼의 블록도,2 is a block diagram of a semiconductor integrated circuit buffer in accordance with the present invention;

도 3은 도 2의 제어 수단의 회로도,3 is a circuit diagram of the control means of FIG.

도 4는 도 3의 고정 신호 발생부의 회로도,4 is a circuit diagram of a fixed signal generator of FIG. 3;

도 5는 도 2의 비교 수단의 회로도,5 is a circuit diagram of the comparison means of FIG.

도 6은 도 3과 도5의 가변 저항부의 회로도이다.6 is a circuit diagram of the variable resistor unit of FIGS. 3 and 5.

<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>

100: 제어 수단 200: 비교 수단100: control means 200: comparison means

본 발명은 반도체 집적 회로에 관한 것으로, 더욱 구체적으로는 버퍼에 관한 것이다.The present invention relates to semiconductor integrated circuits, and more particularly to buffers.

일반적인 버퍼는 입력 신호에 응답하여 전원 전압과 기설정된 전압 레벨 사이를 스윙(swing)하는 출력 신호를 출력한다.A typical buffer outputs an output signal swinging between a power supply voltage and a predetermined voltage level in response to an input signal.

도 1은 일반적인 반도체 집적 회로의 버퍼의 회로도이다.1 is a circuit diagram of a buffer of a general semiconductor integrated circuit.

일반적인 버퍼는 바이어스 전압(bias)이 인가되면 활성화된다.The general buffer is activated when a bias voltage is applied.

활성화된 버퍼는 입력 신호(in)가 하이 레벨일 경우 제 1 출력단(out)에서 전원 전압(VDD) 레벨의 하이 신호를 출력한다. 한편, 제 2 출력단(outb)은 기설정된 전압 레벨로 로우 신호를 출력한다.The activated buffer outputs a high signal of the power supply voltage VDD level at the first output terminal when the input signal in is at the high level. On the other hand, the second output terminal (outb) outputs a low signal at a predetermined voltage level.

이때, 상기 기설정된 전압 레벨은 전원 전압과 저항(R1)이 소비하는 전압의 차로 결정된다.In this case, the predetermined voltage level is determined by the difference between the power supply voltage and the voltage consumed by the resistor R1.

이를 더욱 자세히 설명하자면, 하이 레벨인 상기 입력 신호(in)를 입력 받은 트랜지스터(N1)와 상기 바이어스 전압(bias)을 인가 받는 트랜지스터(N3)가 턴온된다. 따라서 상기 제 2 출력단(outb)의 출력 패스는 상기 전원 전압(VDD)과 상기 저항(R1)과 접지단(VSS)으로 이루어진다. 상기 제 2 출력단(outb)은 상기 저항(R1)과 접지단(VSS) 사이에 있다. In more detail, the transistor N1 receiving the input signal in having a high level and the transistor N3 receiving the bias voltage bias are turned on. Therefore, the output path of the second output terminal (outb) is composed of the power supply voltage (VDD), the resistor (R1) and the ground terminal (VSS). The second output terminal outb is between the resistor R1 and the ground terminal VSS.

결국, 상기 제 2 출력단(outb)으로 부터 출력되는 전압 레벨은 전원 전압(VDD)과 상기 저항(R1)의 소비 전압(R1*I)의 차가 된다. 이를 수식으로 표현하면 상기 제 2 출력단(outb)의 전압 레벨 = VDD - R1*I 이다.As a result, the voltage level output from the second output terminal outb becomes a difference between the power supply voltage VDD and the consumption voltage R1 * I of the resistor R1. In this case, the voltage level of the second output terminal (outb) = VDD-R1 * I.

한편, 상기 입력 신호(in) 레벨이 로우이면 즉, 반전된 상기 입력 신호(inb)가 하이 레벨이면 제 1 출력단(out)은 상기 기설정된 전압(VDD - R2*I)을 출력하고 제 2 출력단(outb)은 전원 전압(VDD)을 출력한다. 이때, 저항(R1)과 저항(R2)는 같은 저항값을 갖는다.On the other hand, when the input signal in level is low, that is, when the inverted input signal inb is at the high level, the first output terminal outputs the predetermined voltage VDD-R2 * I and the second output terminal. outb outputs a power supply voltage VDD. At this time, the resistor R1 and the resistor R2 have the same resistance value.

이처럼 종래의 버퍼는 기설정된 전압으로 로우 레벨을 출력할 경우 온도, 전압, 및 제조 공정의 변화에 따라 기설정된 전압 레벨 즉, 로우 신호의 전위 레벨이 변할 수 있는 문제가 있다. As such, the conventional buffer has a problem in that, when outputting a low level at a predetermined voltage, the predetermined voltage level, that is, the potential level of the low signal may change according to changes in temperature, voltage, and manufacturing process.

본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 기설정된 전압 레벨의 로우 신호 출력시 온도, 전압, 및 제조 공정의 변화와는 무관하게 일정한 전압 레벨의 로우 신호를 출력하는 반도체 집적 회로의 버퍼를 제공함에 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problem, and is a buffer of a semiconductor integrated circuit that outputs a low signal at a constant voltage level regardless of changes in temperature, voltage, and manufacturing process when a low signal is output at a predetermined voltage level. The purpose is to provide.

본 발명에 따른 반도체 집적 회로의 버퍼는 본 발명은 분배 전압과 기준 전압을 비교하여 고정된 복수 비트의 제어 신호를 출력하는 제어 수단, 및 입력 신호에 응답하여 상기 복수 비트의 제어 신호에 따라 생성되는 전압 레벨을 로우 신호로, 전원 전압 레벨을 하이 신호로 출력하는 비교 수단을 포함한다.The buffer of the semiconductor integrated circuit according to the present invention is generated according to the control means for outputting a fixed plurality of bits of the control signal by comparing the distribution voltage and the reference voltage, and in response to the input signal And comparing means for outputting the voltage level as a low signal and the power supply voltage level as a high signal.

본 발명에 따른 다른 실시예의 반도체 집적 회로의 버퍼는 기설정된 전압과 전원 전압을 입력 신호에 응답하여 출력하는 비교 수단, 및 상기 기설정된 전압을 일정하게 유지시키기 위한 제어 수단을 포함한다.A buffer of a semiconductor integrated circuit according to another embodiment of the present invention includes comparing means for outputting a predetermined voltage and a power supply voltage in response to an input signal, and control means for keeping the predetermined voltage constant.

도 2는 본 발명에 따른 반도체 집적 회로의 버퍼의 블록도이다.2 is a block diagram of a buffer of a semiconductor integrated circuit according to the present invention.

버퍼는 입력 신호(in)에 응답하여 기설정된 전압 레벨의 로우 신호와 전원 전압 레벨의 하이 신호를 출력한다. 이때, 본 발명에 따른 버퍼는 온도, 전압, 및 제조 공정의 변화와는 무관하게 기설정된 전압 레벨을 유지하고 상기 기설정된 전압 레벨을 로우 신호로서 출력한다.The buffer outputs a low signal of a predetermined voltage level and a high signal of a power supply voltage level in response to the input signal in. At this time, the buffer according to the present invention maintains a predetermined voltage level regardless of changes in temperature, voltage, and manufacturing process and outputs the predetermined voltage level as a low signal.

상기 버퍼는 상기 기설정된 전압 레벨을 유지하기 위한 제어 수단(100), 및 상기 입력 신호(in)에 응답하여 상기 기설정된 전압과 전원 전압을 출력하는 비교 수단(200)을 포함한다.The buffer includes control means 100 for maintaining the predetermined voltage level, and comparing means 200 for outputting the predetermined voltage and the power supply voltage in response to the input signal in.

상기 제어 수단(100)은 인에이블 신호(en)가 인에이블되면 활성화된다. 활성화된 상기 제어 수단(100)은 분배 전압을 생성하고 외부 클럭(clk)의 일정 주기동안 상기 분배 전압이 기준 전압(Vref)과 동일하다고 판단되면 고정된 복수 비트의 제어 신호(ctrl<0:3>)를 출력한다. 이때, 상기 제어 수단(100)이 반도체 집적 회로가 활성화되는 시점부터 계속 동작하기 위해 상기 인에이블 신호(en)를 전원 전압 또는 접지 레벨의 신호로 사용할 수 있다. 또한, 상기 인에이블 신호(en)로서 반도체 집적 회로가 활성화되는 시점부터 상기 제어 수단(100)을 소정 시간동안 동작시키고 동작을 중지하기 위해 파워 업 신호를 사용할 수 있다.The control means 100 is activated when the enable signal en is enabled. The activated control means 100 generates a divided voltage and if it is determined that the divided voltage is equal to the reference voltage Vref during a predetermined period of the external clock clk, the fixed multi-bit control signal ctrl <0: 3 Output>) In this case, the control signal 100 may use the enable signal en as a signal of a power supply voltage or a ground level to continue to operate from the time when the semiconductor integrated circuit is activated. In addition, as the enable signal en, a power up signal may be used to operate the control means 100 for a predetermined time and stop the operation from the time when the semiconductor integrated circuit is activated.

상기 비교 수단(200)은 상기 복수 비트의 제어 신호(ctrl<0:3>)에 응답하여 상기 기설정된 전압을 생성하고 상기 입력 신호(in)에 응답하여 출력 신호(out)로서 상기 기설정된 전압 또는 전원 전압을 출력한다. 이때, 도 1에 도시된 inb는 상기 입력 신호(in)를 반전시킨 것이고, outb는 상기 출력 신호(out)의 반전된 레벨을 갖는다. The comparing means 200 generates the predetermined voltage in response to the plurality of bits of the control signal ctrl <0: 3> and outputs the predetermined voltage as an output signal out in response to the input signal in. Or output a power supply voltage. In this case, inb shown in FIG. 1 is inverted the input signal in, and outb has an inverted level of the output signal out.

도 3은 도 2의 제어 수단의 회로도이다. 이때, 복수 비트의 제어 신호를 편의상 4비트로 설명하지만 이에 한정하지 않는다. 3 is a circuit diagram of the control means of FIG. In this case, the control signal of the plurality of bits is described as 4 bits for convenience, but is not limited thereto.

제어 수단(100)은 인에이블 신호(en)가 인에이블되면 분배 전압(Vd)을 생성한다. 또한 기준 전압(Vref)을 상기 분배 전압(Vd)과 비교하여 비교 신호(com)를 생성하며 외부 클럭(clk)을 분주시켜 분주 클럭(clk_df)을 생성한다. 상기 분주 클 럭(clk_df)의 기설정된 주기동안 상기 비교 신호(com)가 천이를 반복하면 고정된 4 비트의 제어 신호(ctrl<0:3>)를 출력한다. 이때, 상기 제어 수단(100)이 상기 분배 전압(Vd)이 상기 기준 전압(Vref)과 동일한 레벨임을 판단하는 것은 상기 비교 신호(com)가 상기 분주 클럭(clk_df)의 기설정된 주기동안 천이를 반복하는 것을 의미한다.The control means 100 generates a distribution voltage Vd when the enable signal en is enabled. In addition, a comparison signal com is generated by comparing the reference voltage Vref with the division voltage Vd, and an external clock clk is divided to generate a divided clock clk_df. When the comparison signal com repeats the transition for a predetermined period of the divided clock clk_df, a fixed 4-bit control signal ctrl <0: 3> is output. At this time, the control means 100 determines that the divided voltage Vd is at the same level as the reference voltage Vref, so that the comparison signal com repeats the transition for a predetermined period of the divided clock clk_df. I mean.

상기 제어 수단(100)은 비교 신호 생성부(110)와 제어 신호 생성부(120)를 포함한다.The control means 100 includes a comparison signal generator 110 and a control signal generator 120.

상기 비교 신호 생성부(110)는 하이로 인에이블된 상기 인에이블 신호(en)와 상기 4 비트의 제어 신호(ctrl<0:3>)를 입력으로 하여 분배 전압(Vd)을 생성한다. 또한 상기 기준 전압(Vref)과 상기 분배 전압(Vd)을 비교하여 비교 신호(com)를 생성한다.The comparison signal generator 110 generates a divided voltage Vd by inputting the enable signal en enabled to the high level and the 4-bit control signal ctrl <0: 3>. In addition, a comparison signal com is generated by comparing the reference voltage Vref with the divided voltage Vd.

상기 비교 신호 생성부(110)는 분배 전압 생성부(111)와 비교기(112)를 포함한다.The comparison signal generator 110 includes a divided voltage generator 111 and a comparator 112.

상기 분배 전압 생성부(111)는 상기 인에이블 신호(en)와 상기 4 비트의 제어 신호(ctrl<0:3>)를 입력으로 하여 상기 분배 전압(Vd)을 생성한다.The divided voltage generator 111 generates the divided voltage Vd by inputting the enable signal en and the 4-bit control signal ctrl <0: 3>.

상기 분배 전압 생성부(111)는 가변 저항부(111-1), 및 제어부(111-2)를 포함한다.The divided voltage generator 111 includes a variable resistor 111-1 and a controller 111-2.

상기 가변 저항부(111-1)는 상기 4 비트의 제어 신호(ctrl<0:3>)에 응답하여 그 저항값이 결정된다. 또한 상기 가변 저항부(111-1)는 a방향에서 전원 전압(VDD)을 인가 받는다. 상기 가변 저항부(111-1)의 상세 회로는 도 6에 도시하였다.The variable resistor unit 111-1 determines the resistance value in response to the 4-bit control signal ctrl <0: 3>. In addition, the variable resistor part 111-1 receives a power supply voltage VDD in the a direction. A detailed circuit of the variable resistor unit 111-1 is illustrated in FIG. 6.

상기 제어부(111-2)는 상기 가변 저항부(111-1)의 b방향에 연결되며 상기 인에이블 신호(en)에 응답하여 상기 가변 저항부(111-1)와 접지단(VSS)을 연결시킨다. 이때, 상기 분배 전압(Vd)은 상기 제어부(111-2)와 상기 가변 저항부(111-1)가 연결된 노드에서 출력된다.The control unit 111-2 is connected to the b direction of the variable resistor unit 111-1 and connects the variable resistor unit 111-1 to the ground terminal VSS in response to the enable signal en. Let's do it. In this case, the division voltage Vd is output from a node to which the control unit 111-2 and the variable resistor unit 111-1 are connected.

상기 제어부(111-2)는 상기 인에이블 신호(en)에 응답하여 상기 가변 저항부(111-1)와 접지단(VSS)을 연결시키는 스위칭 소자를 포함한다.The control unit 111-2 includes a switching element connecting the variable resistor unit 111-1 to the ground terminal VSS in response to the enable signal en.

구체적으로 설명하면 상기 제어부(111-2)는 제 1 내지 제 3 트랜지스터(N11~N13)를 포함한다. 상기 제 1 트랜지스터(N11)는 상기 가변 저항부(111-1)에 연결되는 드레인, 전원 전압(VDD)을 인가 받는 게이트를 포함한다. 상기 제 2 트랜지스터(N12)는 상기 제 1 트랜지스터(N11)의 소오스에 연결된 드레인, 상기 인에이블 신호(en)를 입력 받는 게이트를 포함한다. 상기 제 3 트랜지스터(N13)는 상기 제 2 트랜지스터(N12)의 소오스에 연결된 드레인, 바이어스 전압(bias)을 인가 받는 게이트, 및 접지단(VSS)과 연결된 소오스를 포함한다.Specifically, the controller 111-2 includes first to third transistors N11 to N13. The first transistor N11 includes a drain connected to the variable resistor part 111-1 and a gate to which a power voltage VDD is applied. The second transistor N12 includes a drain connected to the source of the first transistor N11 and a gate configured to receive the enable signal en. The third transistor N13 includes a drain connected to the source of the second transistor N12, a gate applied with a bias voltage, and a source connected to the ground terminal VSS.

상기 비교기(112)는 상기 분배 전압(Vd)과 상기 기준 전압(Vref)을 비교하여 상기 비교 신호(com)를 출력한다.The comparator 112 compares the divided voltage Vd with the reference voltage Vref and outputs the comparison signal com.

상기 제어 신호 생성부(120)는 상기 비교 신호(com), 및 상기 외부 클럭(clk)을 입력으로 하여 상기 4 비트 제어 신호(ctrl<0:3>)를 생성한다.The control signal generation unit 120 generates the 4-bit control signal ctrl <0: 3> as the input of the comparison signal com and the external clock clk.

상기 제어 신호 생성부(120)는 클럭 분주부(121), 고정 신호 발생부(122), 카운터(123), 및 레지스터(124)를 포함한다.The control signal generator 120 includes a clock divider 121, a fixed signal generator 122, a counter 123, and a register 124.

상기 클럭 분주부(121)는 상기 외부 클럭(clk)을 분주시켜 분주 클 럭(clk_df)를 생성한다.The clock divider 121 divides the external clock clk to generate a divided clock clk_df.

상기 고정 신호 발생부(122)는 상기 분주 클럭(clk_df)의 기설정된 주기동안 상기 비교 신호(com)의 천이가 반복되면 고정 신호(lock)를 생성한다.The fixed signal generator 122 generates a fixed signal when the transition of the comparison signal com is repeated during a predetermined period of the divided clock clk_df.

상기 카운터(123)는 상기 비교 신호(com)의 레벨에 따라 상기 4 비트의 제어 신호(ctrl<0:3>)를 카운팅한다. 이때, 상기 4비트 제어 신호(ctrl<0:3>)는 상기 레지스터(124)와 상기 가변 저항부(111-1)에 입력된다.The counter 123 counts the 4-bit control signal ctrl <0: 3> according to the level of the comparison signal com. In this case, the 4-bit control signal ctrl <0: 3> is input to the register 124 and the variable resistor 111-1.

상기 레지스터(124)는 상기 카운터(123)에서 출력된 상기 4 비트의 제어 신호(ctrl<0:3>)를 출력한다. 이때, 인에이블된 상기 고정 신호(lock)가 입력되면 상기 4 비트 제어 신호(ctrl<0:3>)를 저장하고 저장된 상기 제 4 비트 제어 신호(ctrl<0:3>)를 출력한다.The register 124 outputs the 4-bit control signal ctrl <0: 3> output from the counter 123. In this case, when the enabled lock signal (lock) is input, the 4-bit control signal (ctrl <0: 3>) is stored and the stored fourth bit control signal (ctrl <0: 3>) is output.

도 4는 도 3의 고정 신호 발생부의 회로도이다.4 is a circuit diagram of the fixed signal generator of FIG. 3.

고정 신호 발생부(122)는 소정시간동안 상기 비교 신호(com)가 천이를 반복하면 인에이블된 고정 신호(lock)를 출력한다. 이때, 도 4는 상기 고정 신호 발생부(122)의 일실시예로 분주 클럭(clk_df)의 4주기동안 상기 비교 신호(com)가 3번 천이하면 상기 인에이블된 고정 신호(lock)를 출력하는 것을 도시하였다.The fixed signal generator 122 outputs the enabled fixed signal lock when the comparison signal com repeats the transition for a predetermined time. 4 illustrates an embodiment of the fixed signal generator 122 that outputs the enabled fixed signal lock when the comparison signal com transitions three times during four periods of the divided clock clk_df. Is shown.

상기 고정 신호 발생부(122)는 병렬 신호 생성부(122-1), 및 신호 조합부(122-2)를 포함한다.The fixed signal generator 122 includes a parallel signal generator 122-1 and a signal combiner 122-2.

상기 병렬 신호 생성부(122-1)는 직렬로 연결되고 상기 분주 클럭(clk_df)을 공통으로 입력받는 제 1 내지 제 4 래치부(122-1-1~ 122-1-4)를 포함한다. 이때, 상기 제 1 내지 제 4 래치부(122-1-1~ 122-1-4)는 플립플롭(flip-flop, 도면 표기 F.F)을 포함한다. The parallel signal generator 122-1 may include first to fourth latches 122-1 to 122-1-4 connected in series and receiving the divided clock clk_df in common. In this case, the first to fourth latch units 122-1 to 122-1 4 include flip-flops (F.F).

상기 제 1 래치부(122-1-1)는 상기 비교 신호(com)를 입력 받는다. 상기 제 2 래치부(122-1-2)는 상기 제 1 래치부(122-1-1)의 출력 신호를 입력 받는다. 상기 제 3 래치부(122-1-3)는 상기 제 2 래치부(122-1-2)의 출력 신호를 입력 받는다. 상기 제 4 래치부(122-1-4)는 제 3 래치부(122-1-4)의 출력 신호를 입력 받는다. 또한 상기 제 1 내지 제 4 래치부(122-1-1~122-1-4)는 각각 상기 분주 클럭(clk_df)에 응답하여 동작하며, 각 래치부(122-1-1~122-1-4)의 출력 신호는 상기 병렬 신호 생성부(122-1)의 출력 신호이다.The first latch unit 122-1-1 receives the comparison signal com. The second latch unit 122-1-2 receives an output signal of the first latch unit 122-1-1. The third latch unit 122-1-3 receives the output signal of the second latch unit 122-1-2. The fourth latch portion 122-1-4 receives the output signal of the third latch portion 122-1-4. In addition, the first to fourth latches 122-1-1 to 122-1-4 operate in response to the divided clock clk_df, respectively. The output signal of 4) is an output signal of the parallel signal generator 122-1.

상기 신호 조합부(122-2)는 상기 병렬 신호 생성부(122-1)의 출력 신호 즉, 상기 제 1 내지 제 4 래치부(122-1-1~ 122-1-4)의 출력 신호가 특정 코드이면 인에이블된 상기 고정 신호(lock)를 출력한다. 이때, 상기 특정 코드는 상기 제 1 내지 제 4 래치부(122-1~122-4)의 출력 신호를 순서대로 나열하였을 때 로우, 하이, 로우, 하이이거나 하이, 로우, 하이, 로우이다. 즉, 이웃한 래치부의 출력 신호가 서로 다른 경우에 상기 신호 조합부(122-2)는 인에이블된 상기 고정 신호(lock)를 출력한다.The signal combiner 122-2 may output an output signal of the parallel signal generator 122-1, that is, an output signal of the first to fourth latch units 122-1 to 122-1-4. If it is a specific code, the enabled lock signal is output. In this case, the specific code is low, high, low, high or high, low, high, low when the output signals of the first to fourth latch units 122-1 to 122-4 are arranged in order. That is, when the output signals of the neighboring latch units are different from each other, the signal combination unit 122-2 outputs the enabled fixed signal lock.

상기 신호 조합부(122-2)는 제 1 내지 제 3 익스클루시브 오어 게이트(XOR11, XOR12, XOR13), 낸드 게이트(ND11), 및 인버터(IV11)를 포함한다. 상기 제 1 익스클루시브 오어 게이트(XOR11)는 상기 제 1 및 제 2 래치부(122-1-1, 122-1-2)의 출력 신호를 입력 받는다. 상기 제 2 익스클루시브 오어 게이트(XOR12)는 상기 제 2 및 제 3 래치부(122-1-2, 122-1-3)의 출력 신호를 입력 받는다. 상기 제 3 익스클루시브 오어 게이트(XOR13)는 상기 제 3 및 제 4 래치부(122-1-3, 122-1-4)의 출력 신호를 입력 받는다. 상기 낸드 게이트(ND11)는 상기 제 1 내지 제 3 익스클루시브 오어 게이트(XOR11, XOR12, XOR13)의 출력 신호를 입력 받는다. 상기 인버터(IV11)는 상기 낸드 게이트(ND11)의 출력 신호를 반전시켜 상기 고정 신호(lock)로서 출력한다. 이때, 상기 고정 신호(lock)는 하이로 인에이블되는 신호이다.The signal combination unit 122-2 includes first to third exclusive or gates XOR11, XOR12, and XOR13, a NAND gate ND11, and an inverter IV11. The first exclusive or gate XOR11 receives output signals of the first and second latch units 122-1-1 and 122-1-2. The second exclusive or gate XOR12 receives the output signals of the second and third latch units 122-1-2 and 122-1-3. The third exclusive or gate XOR13 receives the output signals of the third and fourth latch units 122-1-3 and 122-1-4. The NAND gate ND11 receives an output signal of the first to third exclusive or gates XOR11, XOR12, and XOR13. The inverter IV11 inverts the output signal of the NAND gate ND11 and outputs it as the fixed signal lock. In this case, the lock signal is a signal that is enabled high.

도 5는 도 2의 비교 수단의 회로도이다. 이때, 도면 5에 도시된 inb는 입력 신호(in)를 반전시킨 것이며, outb는 출력 신호(out)를 반전시킨 레벨을 갖는 신호이다.5 is a circuit diagram of the comparison means of FIG. In this case, inb shown in FIG. 5 is an inverted input signal in, and outb is a signal having a level inverted output signal out.

비교 수단(200)은 4 비트 제어 신호(ctrl<0:3>)에 응답하여 상기 기설정된 전압 레벨이 결정되고 입력 신호(in)에 응답하여 전원 전압 또는 상기 기설정된 전압을 출력 신호(out)로서 출력한다.The comparison means 200 determines the predetermined voltage level in response to the 4-bit control signal ctrl <0: 3> and outputs a power supply voltage or the predetermined voltage in response to the input signal in. Output as.

상기 비교 수단(200)은 제 1 입출력부(210), 제 2 입출력부(220), 및 인에이블부(230)를 포함한다.The comparison means 200 includes a first input / output unit 210, a second input / output unit 220, and an enable unit 230.

상기 제 1 입출력부(210)는 전원 전압(VDD)를 인가 받고 상기 4 비트 제어 신호(ctrl<0:3>)에 응답하여 상기 기설정된 전압을 생성한다. 또한 상기 제 1 입출력부(210)는 상기 입력 신호(in)에 응답하여 반전된 상기 출력 신호(outb)를 출력한다.The first input / output unit 210 receives the power supply voltage VDD and generates the preset voltage in response to the 4-bit control signal ctrl <0: 3>. In addition, the first input / output unit 210 outputs the inverted output signal outb in response to the input signal in.

상기 제 1 입출력부(210)는 가변 저항부(211), 및 입력부(212)를 포함한다.The first input / output unit 210 includes a variable resistor unit 211 and an input unit 212.

상기 가변 저항부(211)는 a 방향에 전원 전압(VDD)를 인가 받고 b 방향에 상 기 입력부(212)와 연결된다. 또한 상기 레지스터(124)에서 출력된 상기 4 비트 제어 신호(ctrl<0:3>)에 응답하여 그 저항값이 결정된다. 상기 가변 저항부(211)는 도 6에서 설명한다.The variable resistor unit 211 receives a power supply voltage VDD in a direction and is connected to the input unit 212 in a direction b. In addition, the resistance value is determined in response to the 4-bit control signal ctrl <0: 3> output from the register 124. The variable resistor unit 211 will be described with reference to FIG. 6.

상기 입력부(212)는 상기 입력 신호(in)의 레벨에 따라 상기 가변 저항부(211)와 상기 인에이블부(230)를 연결시키는 스위칭 소자인 제 4 트랜지스터(N21)를 포함한다. 상기 제 4 트랜지스터(N21)는 상기 가변 저항부(211)에 연결된 드레인, 상기 입력 신호(in)를 입력 받는 게이트, 및 상기 인에이블부(230)와 연결되는 소오스를 포함한다. 이때, 상기 가변 저항부(211)와 상기 입력부(212)가 연결된 노드에서 상기 반전된 출력 신호(outb)가 출력된다.The input unit 212 includes a fourth transistor N21 that is a switching element connecting the variable resistor unit 211 and the enable unit 230 according to the level of the input signal in. The fourth transistor N21 includes a drain connected to the variable resistor part 211, a gate receiving the input signal in, and a source connected to the enable part 230. In this case, the inverted output signal outb is output from the node to which the variable resistor unit 211 and the input unit 212 are connected.

상기 제 2 입출력부(220)는 전원 전압(VDD)를 인가 받고 상기 4 비트 제어 신호(ctrl<0:3>)에 응답하여 상기 기설정된 전압을 생성한다. 또한 상기 제 2 입출력부(220)는 상기 반전된 입력 신호(inb)에 응답하여 상기 출력 신호(out)를 출력한다.The second input / output unit 220 receives the power supply voltage VDD and generates the predetermined voltage in response to the 4-bit control signal ctrl <0: 3>. In addition, the second input / output unit 220 outputs the output signal out in response to the inverted input signal inb.

상기 제 2 입출력부(220)는 가변 저항부(221), 및 입력부(222)를 포함한다.The second input / output unit 220 includes a variable resistor unit 221 and an input unit 222.

상기 가변 저항부(221)는 a 방향에 전원 전압(VDD)를 인가 받고 b 방향에 상기 입력부(222)와 연결된다. 또한 상기 레지스터(124)에서 출력된 상기 4 비트 제어 신호(ctrl<0:3>)에 응답하여 그 저항값이 결정된다. 상기 가변 저항부(221)는 도 6에서 설명한다.The variable resistor unit 221 receives a power supply voltage VDD in a direction and is connected to the input unit 222 in a direction b. In addition, the resistance value is determined in response to the 4-bit control signal ctrl <0: 3> output from the register 124. The variable resistor unit 221 will be described with reference to FIG. 6.

상기 입력부(222)는 상기 반전된 입력 신호(inb)의 레벨에 따라 상기 가변 저항부(221)와 상기 인에이블부(230)를 연결시키는 스위칭 소자인 제 5 트랜지스 터(N22)를 포함한다. 상기 제 5 트랜지스터(N22)는 상기 가변 저항부(221)에 연결된 드레인, 상기 반전된 입력 신호(inb)를 입력 받는 게이트, 상기 인에이블부(230)와 연결되는 소오스를 포함한다. 이때, 상기 가변 저항부(221)와 상기 입력부(222)가 연결된 노드에서 상기 출력 신호(out)가 출력된다.The input unit 222 includes a fifth transistor N22 that is a switching element connecting the variable resistor unit 221 and the enable unit 230 according to the level of the inverted input signal inb. . The fifth transistor N22 includes a drain connected to the variable resistor unit 221, a gate receiving the inverted input signal inb, and a source connected to the enable unit 230. In this case, the output signal (out) is output from the node to which the variable resistor unit 221 and the input unit 222 are connected.

상기 인에이블부(230)는 상기 제 1 및 제 2 입출력부(210, 220)를 접지단(VSS)과 연결시킨다.The enable unit 230 connects the first and second input / output units 210 and 220 to the ground terminal VSS.

상기 인에이블부(230)는 바이어스 전압(bias)을 인가 받아 상기 제 1 및 제 2 입출력부(210, 220)를 접지단(VSS)과 연결시키는 스위칭 소자인 제 6 트랜지스터(N23)를 포함한다. 상기 제 6 트랜지스터(N23)는 상기 제 1 및 제 2 입출력부(210, 220)와 공통 연결된 드레인, 상기 바이어스 전압(bias)을 인가 받는 게이트, 접지단(VSS)과 연결된 소오스를 포함한다.The enable unit 230 includes a sixth transistor N23 that is a switching device that receives the bias voltage to connect the first and second input / output units 210 and 220 to the ground terminal VSS. . The sixth transistor N23 includes a drain commonly connected to the first and second input / output units 210 and 220, a gate applied with the bias voltage, and a source connected to the ground terminal VSS.

도 6은 도 3과 도 5의 가변 저항부의 회로도이다. 가변 저항부는 복수개의 트랜지스터와 복수개의 저항 소자로 구성할 수 있으나 편의상 각 4개씩의 트랜지스터와 저항소자를 이용하여 구현하였다.6 is a circuit diagram of the variable resistor unit of FIGS. 3 and 5. The variable resistor unit may be composed of a plurality of transistors and a plurality of resistor elements, but for convenience, four variable transistors and resistor elements are used.

도 3에 도시된 가변 저항부(111-1)는 도3에 도시된 카운터(123)에서 출력된 제어 신호(ctrl<0:3>)를, 도 4에 도시된 가변 저항부(211, 221)는 도 3에 도시된 레지스터(124)에서 출력된 제어 신호(ctrl<0:3>)를 입력 받는 것만 다를 뿐 그 내부 구성이 모두 동일하다. 설명의 편의상 도 3에 도시된 가변 저항부(111-1)만을 예로 설명한다.The variable resistor part 111-1 shown in FIG. 3 receives the control signals ctrl <0: 3> output from the counter 123 shown in FIG. 3, and the variable resistor parts 211 and 221 shown in FIG. 4. ) Is different from only receiving the control signal (ctrl <0: 3>) output from the register 124 shown in FIG. For convenience of explanation, only the variable resistor part 111-1 shown in FIG. 3 will be described as an example.

상기 가변 저항부(111-1)는 제 7 내지 제 10 트랜지스터(P31, P32, P33, P34), 및 제 1 내지 제 4 저항 소자(R31, R32, R33, R34)를 포함한다.The variable resistor part 111-1 includes seventh to tenth transistors P31, P32, P33, and P34, and first to fourth resistors R31, R32, R33, and R34.

상기 제 7 내지 제 10 트랜지스터(P31, P32, P33, P34)의 드레인은 모두 공통 연결되며 그 방향은 a이다. 상기 제 7 트랜지스터(P31)는 제어 신호(ctrl<0>)를 입력 받는 게이트, 및 상기 제 1 저항 소자(R31)에 연결되는 소오스를 포함한다. 상기 제 8 트랜지스터(P32)는 제어 신호(ctrl<1>)를 입력 받는 게이트, 및 상기 제 2 저항 소자(R32)에 연결되는 소오스를 포함한다. 상기 제 9 트랜지스터(P33)는 제어 신호(ctrl<2>)를 입력 받는 게이트, 및 상기 제 3 저항 소자(R33)에 연결되는 소오스를 포함한다. 상기 제 10 트랜지스터(P34)는 제어 신호(ctrl<3>)를 입력 받는 게이트, 및 상기 제 4 저항 소자(R34)에 연결되는 소오스를 포함한다. 상기 제 1 내지 제 4 저항 소자(R31, R32, R33, R34)는 각 제 7 내지 제 10 트랜지스터(P31, P32, P33, P34)와 연결된 노드 반대편이 모두 공통 연결되며 그 방향은 b이다. The drains of the seventh to tenth transistors P31, P32, P33, and P34 are commonly connected, and the direction thereof is a. The seventh transistor P31 includes a gate that receives a control signal ctrl <0> and a source connected to the first resistance element R31. The eighth transistor P32 includes a gate configured to receive a control signal ctrl <1> and a source connected to the second resistance element R32. The ninth transistor P33 includes a gate that receives a control signal ctrl <2> and a source connected to the third resistance element R33. The tenth transistor P34 includes a gate configured to receive a control signal ctrl <3> and a source connected to the fourth resistance element R34. The first to fourth resistors R31, R32, R33, and R34 are commonly connected to opposite sides of nodes connected to the seventh to tenth transistors P31, P32, P33, and P34, respectively, and the direction thereof is b.

이하, 본 발명에 따른 버퍼의 동작을 첨부도면에 의거하여 상세하게 설명하면 다음과 같다.Hereinafter, the operation of the buffer according to the present invention will be described in detail with reference to the accompanying drawings.

가변 저항부(111-1)는 4 비트 제어 신호(ctrl<0:3>)가 입력되면 상기 4 비트 제어 신호(ctrl<0:3>)에 응답하여 저항값이 결정된다. When the 4-bit control signal ctrl <0: 3> is input, the variable resistor unit 111-1 determines the resistance value in response to the 4-bit control signal ctrl <0: 3>.

제어부(111-2)는 인에이블 신호(en)가 하이로 인에이블되면 상기 가변 저항부(111-1)를 접지단(VSS)과 연결시킨다. 이때, 분배 전압(Vd)은 상기 가변 저항부(111-1)와 상기 제어부(111-2)가 연결된 노드에서 출력된다. 즉, 상기 분배 전압(Vd)의 레벨은 전원 전압(VDD)과 상기 가변 저항부(111-1)의 소비 전압의 차가 된다. The control unit 111-2 connects the variable resistor unit 111-1 to the ground terminal VSS when the enable signal en is enabled high. In this case, the divided voltage Vd is output from a node to which the variable resistor 111-1 and the controller 111-2 are connected. That is, the level of the divided voltage Vd becomes a difference between the power supply voltage VDD and the consumption voltage of the variable resistor unit 111-1.

비교기(112)는 상기 분배 전압(Vd)과 기준 전압(Vref)을 비교하여 비교 신호(com)를 생성한다.The comparator 112 compares the divided voltage Vd with a reference voltage Vref to generate a comparison signal com.

클럭 분주부(121)는 외부 클럭(clk)을 분주시켜 분주 클럭(clk_df)을 생성한다.The clock divider 121 divides the external clock clk to generate a divided clock clk_df.

고정 신호 발생부(122)는 상기 분주 클럭(clk_df)의 4주기동안 상기 비교 신호(com)가 천이를 반복하면 인에이블된 고정 신호(lock)를 생성한다. The fixed signal generator 122 generates an enabled fixed signal lock when the comparison signal com repeats the transition for four periods of the divided clock clk_df.

카운터(123)는 상기 비교 신호(com)의 레벨에 따라 상기 4 비트 제어 신호(ctrl<0:3>)를 업카운팅 또는 다운 카운팅한다.The counter 123 up counts or down counts the 4-bit control signal ctrl <0: 3> according to the level of the comparison signal com.

레지스터(124)는 상기 카운터(123)에서 출력된 상기 4 비트 제어 신호(ctrl<0:3>)를 출력한다. 이때, 상기 고정 신호(lock)가 하이로 인에이블되면 상기 4 비트 제어 신호(ctrl<0:3>)를 저장하고 저장된 상기 4 비트 제어 신호(ctrl<0:3>)만을 출력한다. 즉, 상기 레지스터(124)는 상기 고정 신호(lock)가 하이로 인에이블되어 있는 동안 저장된 상기 4비트 제어 신호(ctrl<0:3>)를 출력한다.The register 124 outputs the 4-bit control signal ctrl <0: 3> output from the counter 123. At this time, when the lock signal is enabled high, the 4-bit control signal ctrl <0: 3> is stored and only the stored 4-bit control signal ctrl <0: 3> is output. That is, the register 124 outputs the stored 4-bit control signal ctrl <0: 3> while the lock signal is enabled high.

가변 저항부(211)와 가변 저항부(221)는 상기 레지스터(124)에서 출력된 상기 4 비트 제어 신호(ctrl<0:3>)에 응답하여 동일한 저항값을 결정한다.The variable resistor unit 211 and the variable resistor unit 221 determine the same resistance value in response to the 4-bit control signal ctrl <0: 3> output from the register 124.

따라서 제 1 입출력부(210)와 제 2 입출력부(220)는 각각 입력 신호(in)와 반전된 입력 신호(inb)에 응답하여 기설정된 전압 또는 전원 전압(VDD)을 출력 신호(out) 또는 반전된 출력 신호(outb)로서 출력한다.Accordingly, the first input / output unit 210 and the second input / output unit 220 output a predetermined voltage or power supply voltage VDD in response to the input signal in and the inverted input signal inb, respectively. It outputs as an inverted output signal outb.

본 발명에 따른 버퍼는 가변 저항부(111-1, 211, 221)를 구성하는 저항 소자와 트랜지스터의 개수를 늘이고 이를 제어하는 제어 신호의 비트 수를 늘이면 도 3에 도시된 기준 전압(Vref)과 거의 동일한 레벨의 분배 전압(Vd)을 얻을 수 있다.The buffer according to the present invention increases the number of resistors and transistors constituting the variable resistor parts 111-1, 211, and 221 and increases the number of bits of the control signal for controlling the reference voltage Vref shown in FIG. 3. It is possible to obtain a distribution voltage Vd at substantially the same level as.

본 발명에 따른 버퍼는 입력 신호(in)에 응답하여 출력 신호(out)가 기설정된 전압 즉, 로우를 출력할 경우를 모델링한 분배 전압(Vd)과 상기 기설정된 전압 레벨의 기준 전압(vref)을 비교한다. 상기 분배 전압(Vd)과 상기 기준 전압(Vref)을 비교한 결과로 복수 비트의 제어 신호(ctrl<0:3>)를 생성한다. 일정한 레벨의 상기 분배 전압(Vd)이 생성될 수 있도록 상기 복수 비트의 제어 신호(ctrl<0:3>)를 피드백한다. 또한 상기 복수 비트의 제어 신호(ctrl<0:3>)로 상기 기설정된 전압을 생성한다. 따라서 상기 분배 전압과 상기 기준 전압(Vref)은 동일한 레벨로 유지된다. 결국, 본 발명에 따른 버퍼는 입력 신호(in)에 응답하여 일정한 레벨의 상기 기설정된 전압 또는 전원 전압(VDD)을 출력 신호(out)로서 출력한다. The buffer according to the present invention has a divided voltage (Vd) modeling a case in which the output signal (out) outputs a predetermined voltage, that is, a low in response to the input signal (in) and the reference voltage (vref) of the predetermined voltage level. Compare As a result of comparing the divided voltage Vd and the reference voltage Vref, a plurality of bits of the control signal ctrl <0: 3> are generated. The plurality of bits of the control signal ctrl <0: 3> are fed back so that the divided voltage Vd of a constant level can be generated. In addition, the predetermined voltage is generated by the plurality of bits of the control signal ctrl <0: 3>. Therefore, the division voltage and the reference voltage Vref are maintained at the same level. As a result, the buffer according to the present invention outputs the predetermined voltage or power supply voltage VDD at a constant level as an output signal out in response to the input signal in.

이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.As such, those skilled in the art will appreciate that the present invention can be implemented in other specific forms without changing the technical spirit or essential features thereof. Therefore, the above-described embodiments are to be understood as illustrative in all respects and not as restrictive. The scope of the present invention is shown by the following claims rather than the detailed description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

본 발명에 따른 반도체 집적 회로의 버퍼는 입력 신호에 응답하여 전원 전압 레벨의 하이 신호와, 온도, 전압, 제조 공정의 변화와는 무관하게 일정한 레벨을 유지하는 로우 신호를 출력함으로써 반도체 집적 회로의 안정성을 높이는 효과가 있다.The buffer of the semiconductor integrated circuit according to the present invention outputs a high signal of a power supply voltage level and a low signal maintaining a constant level irrespective of changes in temperature, voltage, and manufacturing process in response to an input signal, thereby ensuring stability of the semiconductor integrated circuit. It is effective to increase.

Claims (33)

분배 전압과 기준 전압을 비교하여 고정된 복수 비트의 제어 신호를 출력하는 제어 수단; 및Control means for comparing the divided voltage with the reference voltage and outputting a fixed plurality of bits of control signal; And 입력 신호에 응답하여 상기 복수 비트의 제어 신호에 따라 생성되는 전압 레벨을 로우 신호로, 전원 전압 레벨을 하이 신호로 출력하는 비교 수단을 포함하는 것을 특징으로 하는 반도체 집적 회로의 버퍼.And comparison means for outputting a voltage level generated according to the plurality of bits of the control signal as a low signal and a power supply voltage level as a high signal in response to an input signal. 제 1 항에 있어서,The method of claim 1, 상기 제어 수단은The control means 인에이블 신호에 의해 활성화되고 상기 분배 전압과 상기 기준 전압을 비교하여 비교 신호를 생성하는 비교 신호 생성부, 및A comparison signal generator activated by an enable signal and comparing the divided voltage with the reference voltage to generate a comparison signal; and 소정 시간동안 상기 비교 신호가 천이를 반복하면 고정된 상기 복수 비트의 제어 신호를 출력하는 제어 신호 생성부를 포함하는 것을 특징으로 하는 반도체 집적 회로의 버퍼.And a control signal generator for outputting the plurality of fixed control signals when the comparison signal repeats the transition for a predetermined time. 제 2 항에 있어서,The method of claim 2, 상기 인에이블 신호는The enable signal is 파워 업 신호인 것을 특징으로 하는 반도체 집적 회로의 버퍼.A buffer of a semiconductor integrated circuit, which is a power up signal. 제 2 항에 있어서,The method of claim 2, 상기 비교 신호 생성부는The comparison signal generator 상기 복수 비트의 제어 신호에 응답하여 상기 분배 전압을 생성하는 분배 전압 생성부, 및A division voltage generator configured to generate the division voltage in response to the plurality of bits of the control signal, and 상기 분배 전압과 상기 기준 전압을 비교하여 상기 비교 신호를 생성하는 비교기를 포함하는 것을 특징으로 하는 반도체 집적 회로의 버퍼.And a comparator for comparing the divided voltage with the reference voltage to generate the comparison signal. 제 4 항에 있어서,The method of claim 4, wherein 상기 분배 전압 생성부는The division voltage generator 상기 복수 비트의 제어 신호에 응답하여 저항값이 결정되는 가변 저항부, 및A variable resistor unit configured to determine a resistance value in response to the plurality of bits of the control signal, and 상기 인에이블 신호에 응답하여 상기 분배 전압 생성부의 동작 여부를 결정하는 제어부를 포함하는 것을 특징으로 하는 반도체 집적 회로의 버퍼.And a controller configured to determine whether to operate the division voltage generator in response to the enable signal. 제 5 항에 있어서,The method of claim 5, wherein 상기 분배 전압 생성부는The division voltage generator 전원 전압과 접지단 사이에 상기 가변 저항부와 상기 제어부가 직렬로 연결되며 상기 제어부는 상기 가변 저항부와 접지단 사이에 연결되고 상기 가변 저항부와 상기 제어부가 연결된 노드에서 상기 분배 전압을 출력하는 것을 특징으로 하는 반도체 집적 회로의 버퍼.The variable resistor unit and the controller are connected in series between a power supply voltage and a ground terminal, and the controller is connected between the variable resistor unit and the ground terminal and outputs the divided voltage at a node to which the variable resistor unit and the controller are connected. A buffer of a semiconductor integrated circuit, characterized in that. 제 6 항에 있어서,The method of claim 6, 상기 제어부는 The control unit 상기 인에이블 신호에 응답하는 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 집적 회로의 버퍼.And a switching device responsive to said enable signal. 제 2 항에 있어서,The method of claim 2, 상기 제어 신호 생성부는The control signal generator 외부 클럭을 분주하여 분주 클럭을 생성하는 클럭 분주부,A clock divider for dividing an external clock to generate a divided clock; 상기 비교 신호와 상기 분주 클럭을 입력으로 하여 고정 신호를 생성하는 고정 신호 발생부,A fixed signal generator for generating a fixed signal using the comparison signal and the divided clock as inputs; 상기 비교 신호를 입력으로 하여 상기 복수 비트의 제어 신호를 카운팅하는 카운터,A counter for counting the plurality of bits of the control signal by inputting the comparison signal; 상기 고정 신호에 응답하여 상기 복수 비트의 제어 신호를 고정시키는 레지스터를 포함하는 것을 특징으로 하는 반도체 집적 회로의 버퍼.And a register for holding the plurality of bits of the control signal in response to the fixed signal. 제 8 항에 있어서,The method of claim 8, 상기 고정 신호 발생부는The fixed signal generator 상기 비교 신호가 상기 분주 클럭의 기설정된 주기동안 천이를 반복하면 인에이블된 상기 고정 신호를 출력하는 것을 특징으로 하는 반도체 집적 회로의 버퍼.And outputting the enabled fixed signal if the comparison signal repeats the transition for a predetermined period of the divided clock. 제 8 항에 있어서,The method of claim 8, 상기 레지스터는The register is 상기 고정 신호가 인에이블되면 상기 복수 비트의 제어 신호를 저장하고 저장된 상기 복수 비트의 제어 신호를 출력하며 상기 고정 신호가 디스에이블되면 상기 카운터에서 출력되는 상기 복수 비트의 제어 신호를 출력하는 것을 특징으로 하는 반도체 집적 회로의 버퍼.Store the control signal of the plurality of bits when the fixed signal is enabled and output the control signal of the stored plurality of bits; and output the control signal of the plurality of bits output from the counter when the fixed signal is disabled. A buffer of a semiconductor integrated circuit. 제 1 항에 있어서,The method of claim 1, 상기 비교 수단은The comparison means 상기 입력 신호에 응답하여 상기 복수 비트의 제어 신호에 따라 생성되는 전압 또는 전원 전압 레벨의 제 1 출력 신호를 출력하는 제 1 입출력부,A first input / output unit configured to output a first output signal having a voltage or a power supply voltage level generated according to the plurality of bits of the control signal in response to the input signal; 반전된 상기 입력 신호에 응답하여 전원 전압 또는 상기 복수 비트의 제어 신호에 따라 생성되는 전압 레벨의 제 2 출력 신호를 출력하는 제 2 입출력부, 및A second input / output unit configured to output a second output signal having a voltage level generated according to a power supply voltage or the plurality of bits of control signal in response to the inverted input signal, and 상기 제 1 입출력부와 상기 제 2 입출력부를 활성화시키는 인에이블부를 포함하는 것을 특징으로 하는 반도체 집적 회로의 버퍼.And an enable unit for activating the first input / output unit and the second input / output unit. 제 11 항에 있어서,The method of claim 11, 상기 제 1 출력 신호가 상기 복수 비트의 제어 신호에 따라 생성되는 전압 레벨일 경우 상기 제 2 출력 신호는 전원 전압 레벨이고 상기 제 1 출력 신호가 전 원 전압 레벨일 경우 상기 제 2 출력 신호는 상기 복수 비트의 제어 신호에 따라 생성되는 전압 레벨인 것을 특징으로 하는 반도체 집적 회로의 버퍼.The second output signal is a power supply voltage level when the first output signal is a voltage level generated according to the control signal of the plurality of bits, and the second output signal is the plurality of output voltage levels when the first output signal is a power voltage level. And a voltage level generated according to a control signal of a bit. 제 12 항에 있어서,The method of claim 12, 상기 제 1 입출력부와 상기 제 2 입출력부는 전원 전압을 인가 받고 상기 인에이블부를 통하여 접지단과 연결되는 것을 특징으로 하는 반도체 집적 회로의 버퍼.And the first input / output unit and the second input / output unit receive a power supply voltage and are connected to a ground terminal through the enable unit. 제 13 항에 있어서,The method of claim 13, 상기 제 1 입출력부는The first input and output unit 상기 복수 비트의 제어 신호에 응답하여 저항값이 결정되는 가변 저항부, 및A variable resistor unit configured to determine a resistance value in response to the plurality of bits of the control signal, and 상기 입력 신호를 입력 받는 입력부를 포함하는 것을 특징으로 하는 반도체 집적 회로의 버퍼.And an input unit configured to receive the input signal. 제 14 항에 있어서,The method of claim 14, 상기 제 1 입출력부는The first input and output unit 전원 전압과 상기 인에이블부 사이에 연결되며, 상기 가변 저항부와 상기 입력부는 직렬로 연결되고 상기 가변 저항부와 상기 입력부가 연결된 노드에서 상기 제 1 출력 신호를 출력하는 것을 특징으로 하는 반도체 집적 회로의 버퍼.A semiconductor integrated circuit connected between a power supply voltage and the enable unit, wherein the variable resistor unit and the input unit are connected in series and output the first output signal at a node to which the variable resistor unit and the input unit are connected; Buffer. 제 15 항에 있어서,The method of claim 15, 상기 입력부는The input unit 상기 입력 신호에 응답하여 상기 가변 저항부와 상기 인에이블부를 연결시키는 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 집적 회로의 버퍼.And a switching element connecting the variable resistor unit and the enable unit in response to the input signal. 제 13 항에 있어서,The method of claim 13, 상기 제 2 입출력부는The second input and output unit 상기 복수 비트의 제어 신호에 응답하여 저항값이 결정되는 가변 저항부, 및A variable resistor unit configured to determine a resistance value in response to the plurality of bits of the control signal, and 반전된 상기 입력 신호를 입력 받는 입력부를 포함하는 것을 특징으로 하는 반도체 집적 회로의 버퍼.And an input unit configured to receive the inverted input signal. 제 17 항에 있어서,The method of claim 17, 상기 제 2 입출력부는The second input and output unit 전원 전압과 상기 인에이블부 사이에 연결되며, 상기 가변 저항부와 상기 입력부는 직렬로 연결되고 상기 가변 저항부와 상기 입력부가 연결된 노드에서 상기 제 2 출력 신호를 출력하는 것을 특징으로 하는 반도체 집적 회로의 버퍼.A semiconductor integrated circuit connected between a power supply voltage and the enable unit, wherein the variable resistor unit and the input unit are connected in series and output the second output signal at a node to which the variable resistor unit and the input unit are connected; Buffer. 제 18 항에 있어서,The method of claim 18, 상기 입력부는The input unit 반전된 상기 입력 신호에 응답하여 상기 가변 저항부와 상기 인에이블부를 연결시키는 스위칭 소자를 포함하는 것을 특징으로 하는 반도체 집적 회로의 버퍼.And a switching element connecting the variable resistor unit and the enable unit in response to the inverted input signal. 제 11 항에 있어서,The method of claim 11, 상기 인에이블부는The enable portion 바이어스 전압을 인가 받아 상기 제 1 입출력 수단과 상기 제 2 입출력 수단을 접지단에 연결시키는 스위칭 소자인 것을 특징으로 하는 반도체 집적 회로의 버퍼.And a switching element configured to receive a bias voltage and connect the first input / output means and the second input / output means to a ground terminal. 가변 저항부에 의해 생성되는 기설정된 전압과 전원 전압을 입력 신호에 응답하여 출력하는 비교 수단; 및Comparison means for outputting a predetermined voltage and a power supply voltage generated by the variable resistor in response to an input signal; And 상기 가변 저항부의 저항값을 결정하여 상기 기설정된 전압을 일정하게 유지시키기 위한 제어 수단을 포함하는 것을 특징으로 하는 반도체 집적 회로의 버퍼.And control means for determining a resistance value of the variable resistor unit to keep the predetermined voltage constant. 제 21 항에 있어서,The method of claim 21, 상기 비교 수단은The comparison means 상기 입력 신호에 응답하여 상기 기설정된 전압 또는 전원 전압을 제 1 출력 신호로서 출력하는 제 1 입출력부, A first input / output unit configured to output the predetermined voltage or power supply voltage as a first output signal in response to the input signal; 반전된 상기 입력 신호에 응답하여 상기 기설정된 전압 또는 전원 전압을 제 2 출력 신호로서 출력하는 제 2 입출력부, 및A second input / output unit configured to output the predetermined voltage or power supply voltage as a second output signal in response to the inverted input signal, and 바이어스 전압을 인가 받아 상기 제 1 입출력 수단과 상기 제 2 입출력 수단 을 활성화 시키는 인에이블부를 포함하는 것을 특징으로 하는 반도체 집적 회로의 버퍼.And an enable unit configured to receive a bias voltage to activate the first input / output means and the second input / output means. 제 22 항에 있어서,The method of claim 22, 상기 제 1 출력 신호가 상기 기설정된 전압 레벨이면 상기 제 2 출력 신호는 전원 전압 레벨이며 상기 제 1 출력 신호가 전원 전압 레벨이면 상기 제 2 출력 신호는 상기 기설정된 전압 레벨인 것을 특징으로 하는 반도체 집적 회로의 버퍼.And the second output signal is a power supply voltage level if the first output signal is the predetermined voltage level, and the second output signal is the predetermined voltage level if the first output signal is a power supply voltage level. Buffer in the circuit. 제 23 항에 있어서,The method of claim 23, 상기 제 1 입출력부와 상기 제 2 입출력부는The first input / output unit and the second input / output unit 각각 전원 전압을 인가 받고 상기 인에이블부에 연결되며,Each of which is supplied with a power supply voltage and is connected to the enable unit, 상기 인에이블부는 상기 바이어스 전압을 인가 받아 접지단을 상기 제 1 입출력부와 상기 제 2 입출력부에 연결시키는 스위칭 소자인 것을 특징으로 하는 반도체 집적 회로의 버퍼.And the enable part is a switching element connected to the first input / output part and the second input / output part by receiving the bias voltage. 제 24 항에 있어서,The method of claim 24, 상기 가변 저항부는 제 1 가변 저항부와 제 2 가변 저항부를 포함하며,The variable resistor unit includes a first variable resistor unit and a second variable resistor unit, 상기 제 1 입출력부는 직렬로 연결된 상기 제 1 가변 저항부와 제 1 입력부를 포함하고, 상기 제 1 가변 저항부는 상기 전원 전압을 인가 받으며 상기 제 1 가변 저항부와 상기 제 1 입력부가 연결된 노드에서 상기 제 1 출력 신호를 출력하고,The first input / output unit includes the first variable resistor unit and the first input unit connected in series, wherein the first variable resistor unit receives the power voltage and is connected to the first variable resistor unit and the first input unit. Output a first output signal, 상기 제 2 입출력부는 직렬로 연결된 상기 제 2 가변 저항부와 제 2 입력부를 포함하며 상기 제 2 가변 저항부는 상기 전원 전압을 인가 받고 상기 제 2 가변 저항부와 상기 제 2 입력부가 연결된 노드에서 상기 제 2 출력 신호가 출력되는 것을 특징으로 하는 반도체 집적 회로의 버퍼.The second input / output unit includes the second variable resistor part and the second input part connected in series, and the second variable resistor part is applied to the power supply voltage and is connected to the second variable resistor part and the second input part in a node connected to the second input part. 2. A buffer of a semiconductor integrated circuit, characterized in that an output signal is output. 제 25 항에 있어서,The method of claim 25, 상기 제 1 가변 저항부와 상기 제 2 가변 저항부는The first variable resistor unit and the second variable resistor unit 복수 비트의 제어 신호에 응답하여 저항값이 결정되는 것을 특징으로 하는 반도체 집적 회로의 버퍼.And a resistance value is determined in response to a control signal of a plurality of bits. 제 26 항에 있어서,The method of claim 26, 상기 제어 수단은The control means 분배 전압과 기준 전압을 비교하여 상기 복수 비트의 제어 신호를 생성하는 것을 특징으로 하는 반도체 집적 회로의 버퍼.And comparing the divided voltage and the reference voltage to generate the plurality of bits of the control signal. 제 27 항에 있어서,The method of claim 27, 상기 제어 수단은The control means 상기 분배 전압과 상기 기준 전압을 비교하여 비교 신호를 생성하는 비교 신호 생성부, 및A comparison signal generator for generating a comparison signal by comparing the divided voltage with the reference voltage; 소정 시간동안 상기 비교 신호가 천이를 반복하면 고정된 상기 복수 비트의 제어 신호를 출력하는 제어 신호 생성부를 포함하는 것을 특징으로 하는 반도체 집적 회로의 버퍼.And a control signal generator for outputting the plurality of fixed control signals when the comparison signal repeats the transition for a predetermined time. 제 28 항에 있어서,The method of claim 28, 상기 비교 신호 생성부는The comparison signal generator 상기 분배 전압을 생성하는 분배 전압 생성부, 및A division voltage generation unit generating the division voltage, and 상기 분배 전압과 상기 기준 전압을 비교하여 상기 비교 신호를 출력하는 비교기를 포함하는 것을 특징으로 하는 반도체 집적 회로의 버퍼.And a comparator for comparing the divided voltage and the reference voltage to output the comparison signal. 제 29 항에 있어서,The method of claim 29, 상기 분배 전압 생성부는The division voltage generator 상기 복수 비트의 제어 신호를 입력으로 하여 저항값이 결정되며 전원 전압을 인가 받는 제 3 가변 저항부, 및A third variable resistor unit having a resistance value determined by inputting the plurality of bits of the control signal and receiving a power supply voltage, and 인에이블 신호에 응답하여 상기 분배 전압 생성부를 활성화시키기 위해 상기 제 3 가변 저항부를 접지단과 연결시키는 제어부인 스위칭 소자를 포함하며, 상기 제 3 가변 저항부와 상기 제어부가 연결된 노드에서 상기 분배 전압을 출력하는 것을 특징으로 하는 반도체 집적 회로의 버퍼.And a switching element which is a control unit for connecting the third variable resistor unit to a ground terminal to activate the divided voltage generator in response to an enable signal, and outputs the divided voltage at a node to which the third variable resistor unit and the control unit are connected. And a buffer of the semiconductor integrated circuit. 제 30 항에 있어서,The method of claim 30, 상기 인에이블 신호는The enable signal is 반도체 집적 회로가 활성화된 이후 항상 상기 분배 전압 생성부를 동작시키거나 반도체 집적 회로가 활성화된 이후 상기 분배 전압 생성부를 동작시켰다가 일정시간 이후 동작을 멈추기 위한 신호인 것을 특징으로 하는 반도체 집적 회로의 버퍼.And a signal for always operating the division voltage generator after the semiconductor integrated circuit is activated or for stopping the operation after a predetermined time after the division voltage generator is operated after the semiconductor integrated circuit is activated. 제 31 항에 있어서,The method of claim 31, wherein 상기 인에이블 신호는The enable signal is 전원 전압 또는 접지 레벨의 신호이거나 파워 업 신호인 것을 특징으로 하는 반도체 집적 회로의 버퍼.A buffer of a semiconductor integrated circuit, characterized in that it is a signal of power supply voltage or ground level or a power up signal. 제 28 항에 있어서,The method of claim 28, 상기 제어 신호 생성부는The control signal generator 외부 클럭을 분주시켜 분주 클럭을 생성하는 클럭 분주부,A clock divider for dividing an external clock to generate a divided clock; 상기 분주 클럭의 기설정된 주기동안 상기 비교 신호가 천이를 반복하면 고정 신호를 생성하는 고정 신호 발생부,A fixed signal generator for generating a fixed signal if the comparison signal repeats the transition for a predetermined period of the divided clock; 상기 비교 신호를 입력으로 하여 상기 복수 비트의 제어 신호를 카운팅하는 카운터, 및A counter for counting the plurality of bits of the control signal by inputting the comparison signal; 인에이블된 상기 고정 신호에 응답하여 카운팅된 상기 복수 비트의 제어 신호를 저장하고 저장된 상기 복수 비트의 출력 신호를 출력하는 레지스터를 포함하는 것을 특징으로 하는 반도체 집적 회로의 버퍼.And a register for storing the multi-bit control signal counted in response to the enabled fixed signal and outputting the stored multi-bit output signal.
KR1020070035948A 2007-04-12 2007-04-12 Buffer of semiconductor integrated circuit KR100863014B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070035948A KR100863014B1 (en) 2007-04-12 2007-04-12 Buffer of semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070035948A KR100863014B1 (en) 2007-04-12 2007-04-12 Buffer of semiconductor integrated circuit

Publications (1)

Publication Number Publication Date
KR100863014B1 true KR100863014B1 (en) 2008-10-13

Family

ID=40153209

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070035948A KR100863014B1 (en) 2007-04-12 2007-04-12 Buffer of semiconductor integrated circuit

Country Status (1)

Country Link
KR (1) KR100863014B1 (en)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970008890A (en) * 1995-07-22 1997-02-24 문정환 Input buffer circuit of semiconductor memory
KR20010037693A (en) * 1999-10-19 2001-05-15 박종섭 Input buffer circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970008890A (en) * 1995-07-22 1997-02-24 문정환 Input buffer circuit of semiconductor memory
KR20010037693A (en) * 1999-10-19 2001-05-15 박종섭 Input buffer circuit

Similar Documents

Publication Publication Date Title
KR100476927B1 (en) Power-on reset circuit and power-on reset method
US7525361B2 (en) High speed flip-flops and complex gates using the same
US7332937B2 (en) Dynamic logic with adaptive keeper
TWI451698B (en) High speed level shifter with low input voltage to wide-range high output voltage
KR101334573B1 (en) Voltage level translator circuit with wide supply voltage range
US7245150B2 (en) Combined multiplex or/flop
US7779372B2 (en) Clock gater with test features and low setup time
US8212544B2 (en) Semiconductor integrated circuit having level regulation for reference voltage
KR20040065013A (en) Level shift having power dectection unit to cut off leakage current path
KR20080030944A (en) Impedance-controlled pseudo-open drain output driver
US20160301396A1 (en) Standby Mode State Retention Logic Circuits
WO2007046368A1 (en) Semiconductor integrated circuit
US5420528A (en) Semiconductor integrated circuit having a function of reducing a consumed current
KR20150016908A (en) Flip-flop circuit for inserting zero-delay bypass mux and operating method thereof
US6873188B2 (en) Limited switch dynamic logic selector circuits
US7373569B2 (en) Pulsed flop with scan circuitry
US7129754B2 (en) Controlled load limited switch dynamic logic circuitry
KR100863014B1 (en) Buffer of semiconductor integrated circuit
US11575366B2 (en) Low power flip-flop
Gavaskar et al. Low power design of 4-bit simultaneous counter using digital switching circuits for low range counting applications
JP2002111466A (en) Semiconductor integrated circuit
US10812055B2 (en) Flip flop circuit
KR100728572B1 (en) Semiconductor memory apparatus
TW202312381A (en) Semiconductor integrated circuit and semiconductor storage device
KR102478168B1 (en) low power flip flop circuit

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee