KR20010018880A - A circuit for reducing emi of semiconductor device - Google Patents
A circuit for reducing emi of semiconductor device Download PDFInfo
- Publication number
- KR20010018880A KR20010018880A KR1019990035012A KR19990035012A KR20010018880A KR 20010018880 A KR20010018880 A KR 20010018880A KR 1019990035012 A KR1019990035012 A KR 1019990035012A KR 19990035012 A KR19990035012 A KR 19990035012A KR 20010018880 A KR20010018880 A KR 20010018880A
- Authority
- KR
- South Korea
- Prior art keywords
- transfer
- circuit
- output
- emi
- input signal
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
Abstract
Description
본 발명은 반도체 장치에 관한 것으로서, 더 구체적으로는 반도체 칩에서 발생되는 EMI를 감소시키기 위한 반도체 장치의 EMI 감소 회로에 관한 것이다.The present invention relates to a semiconductor device, and more particularly, to an EMI reduction circuit of a semiconductor device for reducing EMI generated in a semiconductor chip.
일반적으로 반도체 장치(semiconductor device) 즉, 반도체 칩(semiconductor chip)은 그 동작과 아울러 EMI(electron magnetic interference)를 방출한다. 이러한 반도체 칩으로부터의 EMI의 방출은 반도체 칩 내의 클럭 라인 즉, 신호 전송 라인을 통해 흐르는 전기적 신호의 천이(transition)로 인해 발생된다. 이러한 전기적 신호의 천이는 반도체 칩 내의 열방사(radiation)나 기타 노이즈(noise)를 발생하고, 이들은 곧 반도체 칩의 정상적인 동작을 방해하는 큰 요소로 작용한다.In general, a semiconductor device, that is, a semiconductor chip, emits magnetic magnetic interference (EMI) along with its operation. EMI emissions from such semiconductor chips are caused by transitions of electrical signals flowing through clock lines, ie, signal transmission lines, in the semiconductor chips. These electrical signal transitions generate heat radiation or other noise in the semiconductor chip, which is a large factor that interferes with the normal operation of the semiconductor chip.
일반적으로 이러한 EMI를 감소시키기 위한 방법이 계속적으로 연구되어, 반도체 칩을 통해 흐르는 전기적 신호의 반대 위상을 가지는 신호를 이용하여 EMI를 감소시키는 방법이 개발되었다. 그러나, 이러한 방법은 반도체 칩을 흐르는 전기적 신호의 위상에 정확하게 반대되는 위상을 가지는 전기적 신호를 발생하지 못하여 EMI를 충분히 감소시키지 못하는 문제점이 발생되었다.In general, a method for reducing such EMI has been continuously studied, and a method of reducing EMI using a signal having an opposite phase of an electrical signal flowing through a semiconductor chip has been developed. However, this method does not generate an electrical signal having a phase exactly opposite to that of an electrical signal flowing through the semiconductor chip, thereby causing a problem of not sufficiently reducing EMI.
본 발명의 목적은 EMI를 충분히 감소시킬 수 있는 반도체 장치의 EMI 감소 회로를 제공하는 것이다.It is an object of the present invention to provide an EMI reduction circuit of a semiconductor device that can sufficiently reduce EMI.
도 1은 본 발명에 따른 EMI 감소 회로를 보여주는 상세 회로도;1 is a detailed circuit diagram showing an EMI reduction circuit according to the present invention;
도 2는 도 1의 EMI 감소 회로로부터의 출력 파형을 보여주는 파형도 및;2 is a waveform diagram showing an output waveform from the EMI reduction circuit of FIG. 1;
도 3은 일반적인 반도체 칩과 본 발명에 따른 EMI 감소 회로를 가지는 반도체 칩의 EMI 특성을 보여주는 파형도이다.3 is a waveform diagram illustrating EMI characteristics of a semiconductor chip having a general semiconductor chip and an EMI reduction circuit according to the present invention.
*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
10 : 인버터 20, 30 : 전달 회로10: inverter 20, 30: transmission circuit
(구성)(Configuration)
상술한 바와 같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 반도체 장치의 EMI 감소 회로는 입력 단자를 통해 인가되는 입력 신호를 반전시키는 반전 수단 및; 상기 입력 신호 및 상기 반전 수단에 의해 반전된 상기 입력 신호에 응답해서 상호 상보적인 위상들을 가지는 출력 신호들을 출력하는 출력 신호 발생 수단을 포함하고, 상기 출력 신호 발생 수단은 복수 개의 전달 회로들을 포함한다. 여기서, 상기 각 전달 회로는 상기 입력 신호 및 반전된 상기 입력 신호나 전단의 전달 회로로부터의 출력 신호들 중 대응되는 하나에 응답해서 전원 전압으로부터의 전하들을 출력 단자나 접지 전압으로 선택적으로 출력하는 제 1 그룹의 전달 게이트들 및, 상기 입력 신호 및 반전된 상기 입력 신호나 전단의 전달 회로로부터의 출력 신호들 중 대응되는 하나에 응답해서 전원 전압으로부터의 전하들을 출력 단자나 접지 전압으로 선택적으로 출력하는 제 2 그룹의 전달 게이트들을 포함한다.According to one aspect of the present invention for achieving the above object, an EMI reduction circuit of a semiconductor device comprises: inverting means for inverting an input signal applied through an input terminal; Output signal generating means for outputting output signals having phases complementary to each other in response to the input signal and the input signal inverted by the inverting means, wherein the output signal generating means includes a plurality of transfer circuits. Wherein each transfer circuit selectively outputs charges from a power supply voltage to an output terminal or ground voltage in response to a corresponding one of the input signal and the inverted input signal or output signals from a forward transfer circuit. Selectively outputs charges from a power supply voltage to an output terminal or ground voltage in response to a group of transfer gates and a corresponding one of the input signal and the inverted input signal or an output signal from an inverted forward circuit; A second group of transfer gates.
(작용)(Action)
이와 같은 장치에 의해서, 반도체 칩에 흐르는 전기적 신호와 정확하게 반대 위상을 갖는 신호를 발생함으로써, 반도체 칩의 EMI가 감소된다.By such an apparatus, EMI of the semiconductor chip is reduced by generating a signal having a phase exactly opposite to the electrical signal flowing through the semiconductor chip.
(실시예)(Example)
이하, 본 발명의 바람직한 실시예에 따른 참조도면 도 1 내지 도 3에 의거하여 상세히 설명한다.Hereinafter, reference will be described in detail with reference to FIGS. 1 to 3 according to a preferred embodiment of the present invention.
도 1을 참조하면, 본 발명에 따른 EMI 감소 회로는 인버터(10) 및 복수 개의 전달 회로들(20, 30)을 포함한다. 상기 인버터(10)는 입력 단자를 통해 인가되는 입력 신호(IN)를 반전시켜 출력한다. 상기 각 전달 회로(20, 30)는 복수 개의 전달 게이트들(TG's)을 포함하며, 상기 입력 신호(IN) 및 상기 인버터(10)로부터의 출력 신호(INB)를 선택적으로 전달한다. 본 발명에 따른 EMI 감소 회로는 복수 개의 전달 회로를 가짐으로써, 상호 상보적인 위상들을 가지는 출력 신호들(OUT1, OUT2)을 출력하는 것을 특징으로 한다. 상기 출력 신호들(OUT1, OUT2)이 상호 상보적인 위상들을 가짐으로써, 하나의 출력 신호(OUT1/OUT2)의 전기적 천이에 의해 발생되는 반도체 칩의 EMI가 방지된다.Referring to FIG. 1, an EMI reduction circuit according to the present invention includes an inverter 10 and a plurality of transfer circuits 20 and 30. The inverter 10 inverts and outputs an input signal IN applied through an input terminal. Each of the transfer circuits 20 and 30 includes a plurality of transfer gates TG's and selectively transfer the input signal IN and the output signal INB from the inverter 10. The EMI reduction circuit according to the present invention has a plurality of transfer circuits, and outputs output signals OUT1 and OUT2 having mutually complementary phases. Since the output signals OUT1 and OUT2 have mutually complementary phases, EMI of the semiconductor chip generated by electrical transition of one output signal OUT1 / OUT2 is prevented.
도 1을 참조하면, 본 발명에 따른 EMI 감소 회로는 인버터(10) 및 전달 회로들(20, 30)을 포함한다. 상기 인버터(10)의 입력 단자는 입력 신호(IN)가 인가되는 입력 단자에 연결되고 그리고 출력 단자는 전달 회로(20)의 제 2 입력 단자에 연결된다. 상기 전달 회로(20)는 전달 게이트들(TG1, TG2, TG3, TG4)을 포함한다. 상기 전달 게이트(TG1)의 입력 단자는 전원 전압(VDD)에 연결되고, 출력 단자는 다음 단의 전달 회로(30)의 제 1 입력 단자에 연결되고 그리고 게이트들은 입력 신호(IN)의 입력 단자 및 인버터(10)의 출력 단자에 각각 연결된다. 상기 전달 게이트(TG2)의 입력 단자는 상기 전달 게이트(TG1)의 출력 단자에 연결되고, 출력 단자는 접지 전압(VSS)에 연결되고 그리고 게이트들은 입력 신호(IN)의 입력 단자 및 인버터(10)의 출력 단자에 각각 연결된다.Referring to FIG. 1, an EMI reduction circuit according to the present invention includes an inverter 10 and transfer circuits 20 and 30. The input terminal of the inverter 10 is connected to the input terminal to which the input signal IN is applied and the output terminal is connected to the second input terminal of the transfer circuit 20. The transfer circuit 20 includes transfer gates TG1, TG2, TG3, and TG4. The input terminal of the transfer gate TG1 is connected to the power supply voltage VDD, the output terminal is connected to the first input terminal of the transfer circuit 30 of the next stage, and the gates are connected to the input terminal of the input signal IN and It is connected to the output terminal of the inverter 10, respectively. The input terminal of the transfer gate TG2 is connected to the output terminal of the transfer gate TG1, the output terminal is connected to the ground voltage VSS, and the gates are the input terminal of the input signal IN and the inverter 10. Are connected to each output terminal.
상기 전달 게이트(TG3)의 입력 단자는 입력 단자는 전원 전압(VDD)에 연결되고, 출력 단자는 다음 단의 전달 회로(30)의 제 2 입력 단자에 연결되고 그리고 게이트들은 입력 신호(IN)의 입력 단자 및 인버터(10)의 출력 단자에 각각 연결된다. 상기 전달 게이트(TG4)의 입력 단자는 상기 전달 게이트(TG3)의 출력 단자에 연결되고, 출력 단자는 접지 전압(VSS)에 연결되고 그리고 게이트들은 입력 신호(IN)의 입력 단자 및 인버터(10)의 출력 단자에 각각 연결된다.The input terminal of the transfer gate TG3 has an input terminal connected to a power supply voltage VDD, an output terminal connected to a second input terminal of the transfer circuit 30 of the next stage, and the gates of the input signal IN It is connected to an input terminal and an output terminal of the inverter 10, respectively. The input terminal of the transfer gate TG4 is connected to the output terminal of the transfer gate TG3, the output terminal is connected to the ground voltage VSS, and the gates are the input terminal of the input signal IN and the inverter 10. Are connected to each output terminal.
상기 전달 회로(30)는 전달 게이트들(TG5, TG6, TG7, TG84)을 포함한다. 상기 전달 게이트(TG5)의 입력 단자는 전원 전압(VDD)에 연결되고, 출력 단자는 EMI 감소 회로의 출력 단자로서 구성되고 그리고 게이트들은 전단의 전달 회로(20)의 출력 단자들 중 대응되는 하나에 각각 연결된다. 상기 전달 게이트(TG6)의 입력 단자는 상기 전달 게이트(TG5)의 출력 단자에 연결되고, 출력 단자는 접지 전압(VSS)에 연결되고 그리고 게이트들은 전단의 전달 회로(20)의 출력 단자들 중 대응되는 하나에 각각 연결된다.The transfer circuit 30 includes transfer gates TG5, TG6, TG7, and TG84. The input terminal of the transfer gate TG5 is connected to the power supply voltage VDD, the output terminal is configured as an output terminal of the EMI reduction circuit and the gates are corresponding to one of the output terminals of the transfer circuit 20 of the preceding stage. Each is connected. The input terminal of the transfer gate TG6 is connected to the output terminal of the transfer gate TG5, the output terminal is connected to the ground voltage VSS, and the gates correspond to one of the output terminals of the transfer circuit 20 in the preceding stage. Are each connected to one.
상기 전달 게이트(TG7)의 입력 단자는 입력 단자는 전원 전압(VDD)에 연결되고, 출력 단자는 EMI 감소 회로의 출력 단자로서 구성되고 그리고 게이트들은 전단의 전달 회로(20)의 출력 단자들 중 대응되는 하나에 각각 연결된다. 상기 전달 게이트(TG8)의 입력 단자는 상기 전달 게이트(TG7)의 출력 단자에 연결되고, 출력 단자는 접지 전압(VSS)에 연결되고 그리고 게이트들은 전단의 전달 회로(20)의 출력 단자들 중 대응되는 하나에 각각 연결된다.The input terminal of the transfer gate TG7 has an input terminal connected to the power supply voltage VDD, the output terminal is configured as an output terminal of the EMI reduction circuit, and the gates correspond to one of the output terminals of the transfer circuit 20 in the preceding stage. Are each connected to one. The input terminal of the transfer gate TG8 is connected to the output terminal of the transfer gate TG7, the output terminal is connected to the ground voltage VSS, and the gates correspond to one of the output terminals of the transfer circuit 20 in the preceding stage. Are each connected to one.
이하. 도 1 내지 도 3을 참조하여 본 발명에 따른 EMI 감소 회로의 동작이 설명된다.Below. 1 to 3, the operation of the EMI reduction circuit according to the present invention is described.
다시 도 1 내지 도 3을 참조하면, 본 발명에 따른 EMI 감소 회로는 복수 개의 전달 회로들(20, 30)을 포함하는 것을 특징으로 한다. 일반적으로 반도체 칩의 EMI는 반도체 칩을 통해 흐르는 전기적 신호의 천이 즉, 전계(electric field)에 의한 자계(magnetic field)의 변화에 의해 발생되는 것으로서, 이러한 EMI가 발생되면, 반도체 칩의 정상적인 동작이 방해되는 문제점이 발생된다. 이러한, EMI에 의한 반도체 칩의 동작 방해를 방지하기 위해, EMI 감소 회로가 제안되었다. 상기 EMI 감소 회로의 원리는 반도체 칩을 통해 흐르는 전기적 신호와 반대의 위상을 가지는 전기적 신호를 발생하여 반도체 칩의 전계 및 자계를 상쇄시키는 것이다.Referring back to Figures 1 to 3, the EMI reduction circuit according to the present invention is characterized in that it comprises a plurality of transfer circuits (20, 30). In general, EMI of a semiconductor chip is generated by a transition of an electrical signal flowing through the semiconductor chip, that is, a change in a magnetic field caused by an electric field. When such EMI is generated, normal operation of the semiconductor chip may occur. Interfering problems arise. In order to prevent such interference of semiconductor chips due to EMI, an EMI reduction circuit has been proposed. The principle of the EMI reduction circuit is to generate an electrical signal having a phase opposite to that of the electrical signal flowing through the semiconductor chip to cancel the electric and magnetic fields of the semiconductor chip.
도 1의 EMI 감소 회로는 이러한 상호 상보적인 위상을 가지는 전기적 신호들(OUT1, OUT2)을 발생하는 장치이다. 이 장치의 동작을 살펴보면, 우선 입력 신호(IN)가 로우 레벨을 가진다고 가정하면, 인버터(10)로부터 출력되는 반전 신호(INB)는 인버터(10)의 시간 지연에 의해 입력 신호(IN)보다 늦은 천이 시간을 가지는 하이 레벨을 가진다. 이때에는, 전달 회로(20)의 전달 게이트들(TG1, TG4)이 턴-온되고 그리고 전달 게이트들(TG2, TG3)이 턴-오프된다. 이로써, 전달 회로(20)로부터 상호 상보적인 위상을 가지는 출력 신호들이 발생된다.The EMI reduction circuit of FIG. 1 is a device for generating electrical signals OUT1 and OUT2 having such mutually complementary phases. Referring to the operation of the apparatus, first, assuming that the input signal IN has a low level, the inverted signal INB output from the inverter 10 is later than the input signal IN due to the time delay of the inverter 10. It has a high level with a transition time. At this time, the transfer gates TG1 and TG4 of the transfer circuit 20 are turned on and the transfer gates TG2 and TG3 are turned off. In this way, output signals having mutually complementary phases are generated from the transfer circuit 20.
이후, 상기 전달 회로(20)로부터의 출력 신호들의 제어에 의해 전달 회로(30)의 전달 게이트들(TG6, TG7)이 턴-온되고 그리고 전달 게이트들(TG5, TG8)이 턴-오프된다. 이로써, 상기 전달 회로(30)로부터는 로우 레벨의 출력 신호(OUT1)와 그리고 이와 반대 위상을 가지는 하이 레벨의 출력 신호(OUT2)가 출력된다. 물론, 입력 신호(IN)의 전위가 로우 레벨에서 하이 레벨로 천이되면 이러한 전달 회로들(20, 30) 내의 전달 게이트들(TG1, TG2, ..., TG7, TG8)의 턴-온 및 턴-오프 동작들이 반대로 작용되어 출력 신호들(OUT1, OUT2)의 전위는 반대 위상으로 천이된다.Thereafter, the transfer gates TG6 and TG7 of the transfer circuit 30 are turned on and the transfer gates TG5 and TG8 are turned off by the control of the output signals from the transfer circuit 20. Thus, the low level output signal OUT1 and the high level output signal OUT2 having the opposite phase are output from the transfer circuit 30. Of course, when the potential of the input signal IN transitions from the low level to the high level, the turn-on and turn-on of the transfer gates TG1, TG2,..., TG7, TG8 in these transfer circuits 20, 30 are turned on. The -off operations are reversed so that the potentials of the output signals OUT1, OUT2 transition to the opposite phase.
물론, 일반적인 EMI 감소 회로 또한 EMI를 감소시키기 위해 입력 신호(IN)와 반대의 위상을 가지는 신호를 발생한다. 그러나, 도 2a에 나타난 바와 같이 일반적인 EMI 감소 회로는 하나의 전달 회로만을 사용하여 압력 신호와 반대되는 위상을 가지는 출력 신호를 발생하도록 함으로써, 두 신호들(A, B)의 위상들이 상호 상보적인 관계를 갖지 못하는 것을 알 수 있다. 이러한, 출력 신호들(A, B)의 위상들이 상호 상보적인 관계를 갖지 못함으로써, 반도체 칩에서 발생되는 EMI는 도 3의 파형(G)와 같이 현저하게 감소되지 못한다.Of course, the general EMI reduction circuit also generates a signal having a phase opposite to the input signal IN to reduce EMI. However, as shown in FIG. 2A, a general EMI reduction circuit uses only one transfer circuit to generate an output signal having a phase opposite to that of a pressure signal, whereby the phases of the two signals A and B are complementary to each other. It can be seen that it does not have. Since the phases of the output signals A and B do not have mutually complementary relations, EMI generated in the semiconductor chip is not significantly reduced as shown in the waveform G of FIG. 3.
본 발명의 EMI 감소 회로에서는 이러한 두 출력 신호들(A, B)의 위상들이 상호 상보적인 관계를 가질 수 있도록 직렬 연결된 복수 개의 전달 회로들(20, 30)을 갖는 것을 특징으로 한다. 도 2b는 2단의 전달 회로들(20, 30)을 사용할 때의 출력 신호들(C, D)의 위상들을 보여주는 파형도이고 그리고 도 2c는 3단의 전달 회로들(20, 30, 40; 40의 전달 회로는 도시되지 않음)을 사용할 때의 출력 신호들(E, F)의 위상들을 보여주는 파형도이다. 상기 도 2b 및 도 2c의 파형도들에서 알 수 있듯이, 전달 회로들(20, 30, 40)의 수가 증가될 수록 출력 신호들(OUT1, OUT2)의 파형들이 상호 상보적인 관계를 갖는 것을 알 수 있다. 이로써, 반도체 칩에서 발생되는 EMI는 파형(H)와 같이 감소되는 것을 알 수 있다.The EMI reduction circuit of the present invention is characterized by having a plurality of transfer circuits 20 and 30 connected in series so that the phases of these two output signals A and B can have a mutually complementary relationship. FIG. 2B is a waveform diagram showing phases of the output signals C and D when using the two stage transfer circuits 20 and 30 and FIG. 2C shows three stage transfer circuits 20, 30 and 40; The transfer circuit of 40 is a waveform diagram showing the phases of the output signals E and F when using (not shown). As shown in the waveform diagrams of FIGS. 2B and 2C, as the number of the transfer circuits 20, 30, and 40 increases, it can be seen that the waveforms of the output signals OUT1 and OUT2 have a mutually complementary relationship. have. Thus, it can be seen that the EMI generated in the semiconductor chip is reduced like the waveform (H).
이상에서, 본 발명에 따른 반도체 장치의 EMI 감소 회로를 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 다양한 변화 및 변경이 가능함은 물론이다.In the above, the EMI reduction circuit of the semiconductor device according to the present invention has been shown in accordance with the above description and drawings, but this is merely an example, and various changes and modifications are possible without departing from the technical spirit of the present invention. .
상술한 바와 같이, 반도체 칩에 흐르는 전기적 신호와 정확하게 반대 위상을 갖는 신호를 발생함으로써, 반도체 칩의 EMI가 감소된다As described above, the EMI of the semiconductor chip is reduced by generating a signal having a phase exactly opposite to the electrical signal flowing through the semiconductor chip.
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990035012A KR20010018880A (en) | 1999-08-23 | 1999-08-23 | A circuit for reducing emi of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990035012A KR20010018880A (en) | 1999-08-23 | 1999-08-23 | A circuit for reducing emi of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010018880A true KR20010018880A (en) | 2001-03-15 |
Family
ID=19608348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990035012A KR20010018880A (en) | 1999-08-23 | 1999-08-23 | A circuit for reducing emi of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010018880A (en) |
-
1999
- 1999-08-23 KR KR1019990035012A patent/KR20010018880A/en not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2621993B2 (en) | Flip-flop circuit | |
| CN110752843B (en) | Level conversion circuit | |
| US5596296A (en) | Clock driver circuit | |
| US6967505B2 (en) | Input circuit | |
| US7345609B2 (en) | Current steering d/a converter with reduced dynamic non-linearities | |
| US7071757B2 (en) | Clock signal distribution utilizing differential sinusoidal signal pair | |
| KR20010018880A (en) | A circuit for reducing emi of semiconductor device | |
| US6828841B2 (en) | Clock receiver circuit for on-die salphasic clocking | |
| US6310493B1 (en) | Semiconductor integrated circuit | |
| US7142061B2 (en) | Balanced single ended to differential signal converter | |
| US6977527B1 (en) | Method and apparatus for suppressing spurious values in a differential output current | |
| US6313686B1 (en) | Waveform output device with EMI noise canceler mechanism | |
| JPH0380711A (en) | Semiconductor level converter | |
| KR20000026573A (en) | Circuit for multiplying clock frequency | |
| JP3804647B2 (en) | Semiconductor integrated circuit | |
| CN109861670A (en) | Signal drive circuit and the semiconductor device for using the signal drive circuit | |
| US7245173B2 (en) | Method to reduce integrated circuit power consumption by using differential signaling within the device | |
| KR100219052B1 (en) | Semiconductor device having setup/hold time | |
| KR0154723B1 (en) | Input circuit of clock signal | |
| US6414539B1 (en) | AC timings at the input buffer of source synchronous and common clock designs by making the supply for differential amplifier track the reference voltage | |
| KR20010018968A (en) | A circuit for reducing emi of semiconductor device | |
| KR100625182B1 (en) | circuit for inverting phase of input signal | |
| JP2004056454A (en) | Flip flop, shift register and operating method therefor | |
| KR100290960B1 (en) | Glitch filter circuit for removing clock noise | |
| US6853229B2 (en) | Circuit for transforming a single ended signal into a differential mode signal |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |