KR20010010624A - 패킷 송수신 제어 장치 - Google Patents

Abstract

본 발명은 IMT-2000 기지국 시스템 내부의 프로세서간 정보 교환을 패킷 단위로 수행하기 위한 패킷 송수신 장치를 프로세서마다 구비한 기지국에서, 그 패킷 송수신 장치의 패킷 송수신 제어 장치를 EPLD(Electrically Programmable Logic Devices; 전기적으로 프로그램 가능한 로직 디바이스)로 구현하여, 필요에 따라 설계 변경이 가능하게 하고, 프로세서가 메모리(DPRAM) 상에 데이터를 기록/판독하는 동작으로 데이터 송신/수신이 이루어지도록 한 패킷 송수신 제어 장치를 제공하기 위한 것으로, 이러한 본 발명은 임의 프로세서에서 즉 송신 프로세서에서 송신할 데이터를 DPRAM에 기록하면, 이 송신 데이터를 바이트 단위로 판독하고 프레임 전송의 끝을 알리는 플래그를 부가한 후 링크 정합시켜 송신하고, 수신 프로세서로부터 데이터가 전송되면, 송신 프로세서가 판독하는 데이터 형태로 변환시켜 DPRAM에 패킷 송수신 제어 장치가 기록한 후, 송신 프로세서에서 DPRAM의 데이터를 판독하도록 하여, 송신 프로세서가 수신 프로세서로부터의 데이터를 수신할 수 있도록 함으로써, 프로세서의 동작을 단순화시켜 프로세서의 부하 분담을 줄이고, 기지국 내부의 프로세서간에 고속으로 패킷 교환이 이루어지도록 한다.

Description

패킷 송수신 제어 장치{ Packet transceiver controller in mobile communication system }

본 발명은 차세대 이동통신 시스템(International Mobile Telecommunications - 2000 ; IMT-2000)의 기지국에 관한 것으로, 특히 기지국 시스템 내부 프로세서 간 통신시, 패킷 송수신을 위한 메모리에 패킷 데이터를 프로세서가 기록/판독하는 동작으로 프로세서간 패킷 통신이 가능하도록 함으로써, 프로세서의 동작을 단순화시켜 프로세서의 부하 분담을 줄이고, 기지국 내부 프로세서간 고속 패킷 통신이 가능하도록 한 패킷 송수신 제어 장치에 관한 것이다.

IMT-2000 기지국 시스템에서 내부 프로세서들간의 정보 통신시, 신호 정보와 데이터, 음성, 화상 등의 정보를 하나의 채널을 통해 패킷 형태로 고속 전송할 경우, 각 프로세서는 패킷 송수신 장치를 구비해야 한다.

도1은 이러한 패킷 송수신 장치의 블럭 구성을 보인다.

도시된 바와 같이, 기지국의 임의 프로세서(10)와 정합하며, 상기 프로세서와 패킷 송수신 장치의 상태 정보를 교환하기 위한 레지스터(register)를 구비하는 듀얼 포트 램(Dual Port RAM; DPRAM)(21)과; 상기 프로세서(10)의 제어에 따라, 상기 DPRAM(21)과 링크 정합부(23) 간 패킷 전송을 제어하는 패킷 송수신 제어부(22)와; 상기 패킷 송수신 제어부(22)의 제어에 따라 상기 프로세서(10)에 대한 패킷 송수신 장치(20)를 다른 프로세서로의 링크와 정합시키는 링크 정합부(23)로 구성된다.

상기 DPRAM(21)은, 상기 프로세서(10)에서 다른 프로세서로 패킷 정보를 송신하기 위한 패킷 데이터를 저장하기 위한 송신 버퍼(21a)와; 다른 프로세서로부터 전송되어 상기 프로세서(10)가 수신할 패킷 데이터를 저장하기 위한 수신 버퍼(21b)로 구성된다.

그리고 상기 링크 정합부(23)는, 상기 패킷 송수신 제어부(22)의 제어에 따라 다른 프로세서로 전송할 패킷 데이터를 분석하여, 마지막 패킷 데이터임을 알려주는 정보를 부가시킨 후 링크를 통해 직렬 방식으로 전송해주는 비동기 송신 칩(23a)과; 다른 프로세서로부터 링크를 통해 전송되는 패킷 데이터를 병렬 방식으로 수신하여 상기 패킷 송수신 제어부(22)로 전송하기 위한 비동기 수신 칩(23b)으로 구성된다. 이러한 비동기 송신 칩(23a)과 비동기 수신 칩(23b)은, AMD사의 TAXI(Transparent Asynchronous Xmitter / Receiver Interface) 칩으로 각각 구현된다.

이러한 TAXI 칩은 각 사용자 별로 제어 로직(control logic)을 구현하여, 자신만의 링크(link)를 구성할 수 있도록 하는 칩이고, 이러한 TAXI 칩 구동을 위한 제어 로직은 즉, 패킷 송수신 제어부(22)는 칩 vendor에서 제공하는 약간의 회로가 있으나. 이러한 제어부는 극히 미비하여, 사용자가 사용하기 위해서는 별도로 제어부를 해당 기능에 맞게 설계해야 하는 불편한 점이 있었다. 그리고 TAXI 칩에서 제공되는 데이터는 일반 TTL(Transistor Transistor Logic; 트랜지스터 트랜지스터 로직)로 구현되어, 칩 구동을 위한 변화에 대한 대응이 어려웠다.

이에 본 발명은 상기와 같은 종래의 제반 문제점을 해소하기 위해 제안된 것으로, 본 발명의 목적은

기지국 시스템 내부 프로세서 간 정보 교환을 패킷 단위로 고속화시키는 패킷 송수신 장치가 프로세서마다 구비된 기지국 시스템에서, 패킷 송수신 장치의 패킷 송수신 제어부를 패킷의 메모리 기록/판독 동작으로 패킷 송신 및 수신이 이루어지도록 구현함으로써, 프로세서의 동작을 단순화시켜 프로세서의 부하 분담을 줄이고, 기지국 내부의 프로세서간에 고속으로 패킷 교환이 이루어지도록 하는 패킷 송수신 제어 장치를 제공하는 데 있다.

상기와 같은 목적을 달성하기 위해 본 발명에 의한 패킷 송수신 제어 장치는,

기지국 내부 프로세서간 정보 교환시, 임의 프로세서와 정합하는 듀얼 포트 램(Dual Port RAM; DPRAM)과; 상기 듀얼 포트 램과 정합된 프로세서가 정보 교환하기 위한 다른 프로세서에 연결된 링크와 정합하기 위한 링크 정합부를 구비하는 패킷 송수신 장치에 있어서,

상기 DPRAM을 접근하기 위한 제어 신호를 생성하는 메모리 접근부와;

상기 메모리 접근부의 제어에 따라 상기 DPRAM으로부터의 데이터를 내부 송신 FIFO에 저장하는 송신 제어부와;

상기 다른프로세서로 송신될 데이터를 상기 송신 제어부의 제어에 의해 버퍼링(buffering)하는 송신 FIFO(First In First Out; 선입선출)와;

상기 송신 FIFO에서 읽어들인 데이터를 상기 링크 정합부와의 정합을 위해 바이트 할당을 하고, 프레임 전송의 끝을 알리는 플래그(flag)를 생성하는 송신 종단부와;

상기 링크 정합부로부터 수신된 바이트 데이터를 해석하여 관련 상태 처리를 한 후 수신 FIFO에 저장하는 수신 전단부와;

상기 수신 전단부의 제어에 의해 수신 데이터를 버퍼링하는 수신 FIFO와;

상기 수신 FIFO로부터 읽어들인 정보를 상기 DPRAM에 저장시킬 수 있도록 수신 데이터의 흐름을 제어하는 수신 제어부와;

상기 프로세서의 제어에 따라 패킷 송수신 제어부의 전반적인 동작을 제어하기 위한 레지스터 제어부와;

상기 패킷 송수신 제어부의 각 디바이스에 클럭을 분배하는 클럭 분배부로 이루어짐을 그 기술적 구성상의 특징으로 한다.

도1은 본 발명이 적용되는 패킷 송수신 장치 블럭 구성도,

도2는 본 발명에 의한 패킷 송수신 제어 장치 블럭 구성도,

도3은 도2의 패킷 송수신 제어 장치의 외부 장치간 입출력 신호선을 보인 도면.

〈도면의 주요 부분에 대한 부호의 설명〉

10: 프로세서 21:DPRAM

22:패킷 송수신 제어부 31:메모리 접근부

32:송신 제어부 33:송신 FIFO

34:송신 종단부 35:레지스터 제어부

36:클럭 분배부 37:수신 전단부

38:수신 FIFO 39:수신 제어부

이하, 상기와 같은 본 발명 패킷 송수신 제어 장치를 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

도2는 본 발명에 의한 패킷 송수신 제어 장치 블럭 구성도이다.

도시된 바와 같이, 상기 DPRAM(21)을 접근하기 위한 제어 신호를 생성하는 메모리 접근부(31)와; 상기 메모리 접근부(31)의 제어에 따라 상기 DPRAM(21)으로부터의 데이터를 내부 송신 FIFO(33)에 저장하는 송신 제어부(32)와; 다른 프로세서로 송신될 데이터를 상기 송신 제어부(32)의 제어에 의해 버퍼링(buffering)하는 송신 FIFO(First In First Out; 선입선출)(33)와; 상기 송신 FIFO(33)에서 읽어들인 데이터를 상기 비동기 송신 칩(23a)과의 정합을 위해 바이트 할당을 하고, 플래그(flag)를 생성하는 송신 종단부(34)와; 상기 비동기 수신 칩(23b)으로부터 수신된 바이트 데이터를 해석하여 관련 상태 처리를 한 후 수신 FIFO(38)에 저장하는 수신 전단부(37)와; 상기 수신 전단부(37)의 제어에 의해 수신 데이터를 버퍼링하는 수신 FIFO(38)와; 상기 수신 FIFO(38)로부터 읽어들인 정보를 상기 DPRAM(21)에 저장시킬 수 있도록 수신 데이터의 흐름을 제어하는 수신 제어부(22)와; 상기 프로세서(10)의 제어에 따라 패킷 송수신 제어부(22)의 전반적인 동작을 제어하기 위한 레지스터 제어부(35)와; 상기 패킷 송수신 제어부(22)의 각 디바이스에 클럭을 분배하는 클럭 분배부(36)로 구성된다.

상기와 같은 본 발명에 의한 패킷 송수신 제어 장치의 동작을 첨부한 도면 도3에 의거 설명하면 다음과 같다.

본 발명은 프로세서(10)가 데이터를 다른 프로세서로 전송하기 위해 DPRAM(21)의 특정 위치에 워드(word) 형태로 기록(write)하는 경우, 링크 정합부(23)에서 parallel to serial 변환을 할 수 있도록, 패킷 송수신 제어부(22)는 이 워드 형태의 데이터를 바이트(byte) 단위의 데이터로 변환하는 기능을 수행한다. 그리고 다른 프로세서로부터 링크 정합부(23)를 통해 전송받은 데이터를 워드 형태의 데이터로 변환하여 DPRAM(21)에 기록한다. 그래서 프로세서(10)가 DPRAM(21)에 접근하여 이 워드 형태의 데이터를 판독(read)할 수 있도록 하며, 이러한 데이터의 흐름을 제어하는 기능을 수행한다.

좀더 상세히 설명하면, 패킷 송수신 제어부(22)는 전송할 데이터의 DPRAM(21) 상의 위치, 즉 전송/수신할 블럭(block) 위치와 각각 남아있는 블럭 개수 및 채워진 블럭 개수를 프로세서(10)와 상호 교환하게 된다. 그래서 이러한 프로세서(10)와 교환되는 DPRAM(21)의 상태 정보를 레지스터 제어부(35)에서 관리 및 운용하며, 송신/수신 상태에 따라 상태 정보가 갱신(update)된다.

프로세서(10)는 패킷 송수신 제어부(22)로 DPRAM(21)의 접근을 위한 레지스터 억세스 인에이블 신호(RAE*)를 액티브(active) 상태로 출력하고, 패킷 송수신 제어부(22)는 레지스터 억세스를 허락하는 응답 신호(ACK*)를 프로세서(10)로 전송한다. 이에 프로세서(10)는 다른 프로세서로 전송할 패킷 데이터를 워드(word) 형태로 데이터 버스(D[15:0])에 싣고, 그 워드 형태(블럭;block) 데이터가 기록될 DPRAM(21) 상의 어드레스(address)를 어드레스 버스(A[12:0])에 싣는다. 그리고 해당 칩을 선택하기 위한 칩선택신호(CS*)를 액티브로, 판독/기록 선택신호(R/W*)를 기록을 위한 신호로 패킷 송수신 제어부(22)로 출력한다.

이에 패킷 송수신 제어부(22)의 메모리 접근부(31)는 DPRAM(21)에 접근할 수 있도록 칩선택신호(CS*), 어드레스(A[12:0]), 데이터(D[15:0]), 판독/기록 선택신호(R/W*)를 액티브 상태로 발생한다. 그래서 송신 제어부(32)는 DPRAM(21) 내 송신 버퍼의 해당 영역으로부터 블럭 단위의 데이터를 읽고, 여기에 블럭 데이터의 상태를 부과한 후 송신 FIFO(33)에 저장한다.

이렇게 DPRAM(21)내 송신 버퍼(21a)의 해당 영역으로부터 블럭 데이터를 읽은 후, 메모리 접근부(31)는 해당 블럭 인덱스(index)와 빈 송신 블럭의 개수를 계산하고, 관련 레지스터에 프로세서가(10)가 DPRAM(21) 상에 데이터를 저장시킬 수 있는 빈 송신 블럭 개수와 초기 위치를 갱신한다.

송신 종단부(34)는 depth가 2이고, width가 17인 송신 FIFO(33)로부터 블럭 데이터를 바이트 단위로 읽어 바이트 단위의 데이터로 변환시키고, 레지스터 제어부(35)의 레지스터 상태에 따라, 전송의 끝을 알리는 종료 플래그를 생성하여 전송 프레임의 끝을 알리게 된다. 또한 전송되는 바이트 데이터가 많은 경우, 전송중 데이터의 깨짐을 방지하기 위해 일정 길이 이상의 프레임을 전송할 때는, 비동기 송신 칩(23a)에서 동기 패턴을 생성할 수 있도록 송신 종단부(34)에서 데이터의 전송을 일시 중지시키는 역할도 수행하게 된다.

그래서 비동기 송신 칩(23a)에서 바이트 데이터를 전송받게 되면, 이 병렬 방식의 데이터를 직별 방식의 데이터로 변환시킨 후, 링크를 통해 다른 프로세서로 송신하게 된다.

이제 다른 프로세서로부터 링크를 통해 비동기 수신칩(23b)에 데이터가 수신되는 경우, 비동기 수신칩(23b)은 4비트의 수신 명령(RxC[3:0]), 8비트의 수신 데이터(RxD[7:0]), 수신 데이터 유효 시점을 알리는 수신 데이터 스트로브(RxDSTRB), 수신 명령 유효 시점을 알리는 수신 명령 스트로브(RxCSTRB)를 패킷 송수신 제어부(22)로 출력하게 된다. 이에 수신 전단부(37)는 8비트 데이터와 4비트의 명령을 해석하여, 관련 상태 처리를 하여 내부 depth가 2이고 width가 18인 수신 FIFO(38)에 수신 데이터를 저장한다. 그래서 바이트 단위의 수신 데이터를 워드 형태의 블럭 데이터로 변환시키게 된다. 그리고 수신 전단부(37)는 수신된 프레임 데이터의 유효성 여부 판단을 위해 ABF 검출 기능을 수행하며, 프레임의 전송 완료에 대한 EOF 검출 기능을 수행한다.

그리고 수신 제어부(39)의 제어에 의해 수신 FIFO(38)로부터 워드 형태로 수신 데이터를 판독하여 DPRAM(21)의 해당 영역에 기록한다. 이때 DPRAM(21) 상에 더이상 수신할 영역이 없는 경우, 기수신한 데이터를 보호하기 위해 오버 플로우(overflow) 상태 정보를 다른 프로세서에 알리고 수신을 불허한다.

또한 패킷 송수신 제어부(22)에 LED 구동 로직(40)을 구현하여(도2에는 도시하지 않았지만), 패킷 송수신 제어부(22)의 송신과 수신 상태 및 링크 실패(fail) 상태를 모니터링(monitoring)할 수 있다.

이렇게 본 발명은 DPRAM 상의 데이터가 워드(16비트) 형태 데이터인 경우, 이 워드 데이터를 8비트 형태로 변환하고, 이러한 데이터를 100Mbaud로 직렬 변환하여 링크 상에 송신하도록 한다.

그리고 본 발명은 DPRAM 상에 저장되어 있는 데이터의 형태가 바이트(byte)인 경우, 내부 format 변환 없이 링크 상에 100Mbps로 전송이 가능하고, long word 형태인 경우, 내부의 송신 FIFO, 수신 FIFO를 long word 형태로 구현하여, format을 변환하여 링크 상에 100Mbps로 전송이 가능하게 된다.

또한 링크 상의 전송 레이트(rate)는 비동기 송신 칩(TAXI Tx chip), 비동기 수신 칩(TAXI Rx chip)을 사용하는 경우, 직렬 변환하는 인코딩 패턴(encoding pattern)을 10 비트 형태로 전송할 경우에 104Mbps로 전송 가능하고, 현재 정합용으로 고려한 칩의 speed grade를 높이고 적절한 기준 클럭을 제공할 경우 최대 145Mbps까지 전송이 가능하게 된다.

이상에서 살펴본 바와 같이, 본 발명에 의한 패킷 송수신 제어 장치는, 기지국 시스템 내부 프로세서 간 정보 교환을 패킷 단위로 고속화시키는 패킷 송수신 장치가 프로세서마다 구비된 기지국 시스템에서, 패킷 송수신 장치의 패킷 송수신 제어부를 패킷의 메모리 기록/판독 동작으로 패킷 송신 및 수신이 이루어지도록 구현함으로써, 프로세서간 직렬 통신을 위해 행하였던 프레임 구성을 위한 포맷 발생 동작을 수행하지 않으므로, 프로세서의 동작을 단순화시켜 프로세서의 부하 분담을 줄이게 되며 프로세서의 제어가 간단해지게 되는 효과가 있다.

그리고 패킷 송신과 수신시 기존의 HDLC(High level Data Link Control; 고수준 데이터 링크 제어) 형태의 전송에서 부과되던 리던던시(redundancy)를 최소화시켜 전송과 수신이 이루어지도록 함으로써, 데이터 송신/수신의 throughput을 극대화시키게 되는 효과도 있다.

Claims (1)

1. 기지국 내부 프로세서간 정보 교환시, 임의 프로세서와 정합하는 듀얼 포트 램(Dual Port RAM; DPRAM)과; 상기 듀얼 포트 램과 정합된 프로세서가 정보 교환하기 위한 다른 프로세서에 연결된 링크와 정합하기 위한 링크 정합부를 구비하는 패킷 송수신 장치에 있어서,

   상기 DPRAM을 접근하기 위한 제어 신호를 생성하는 메모리 접근부와;

   상기 메모리 접근부의 제어에 따라 상기 DPRAM으로부터의 데이터를 내부 송신 FIFO에 저장하는 송신 제어부와;

   상기 다른프로세서로 송신될 데이터를 상기 송신 제어부의 제어에 의해 버퍼링(buffering)하는 송신 FIFO(First In First Out; 선입선출)와;

   상기 송신 FIFO에서 읽어들인 데이터를 상기 링크 정합부와의 정합을 위해 바이트 할당을 하고, 프레임 전송의 끝을 알리는 플래그(flag)를 생성하는 송신 종단부와;

   상기 링크 정합부로부터 수신된 바이트 데이터를 해석하여 관련 상태 처리를 한 후 수신 FIFO에 저장하는 수신 전단부와;

   상기 수신 전단부의 제어에 의해 수신 데이터를 버퍼링하는 수신 FIFO와;

   상기 수신 FIFO로부터 읽어들인 정보를 상기 DPRAM에 저장시킬 수 있도록 수신 데이터의 흐름을 제어하는 수신 제어부와;

   상기 프로세서의 제어에 따라 패킷 송수신 제어부의 전반적인 동작을 제어하기 위한 레지스터 제어부와;

   상기 패킷 송수신 제어부의 각 디바이스에 클럭을 분배하는 클럭 분배부로 구성된 것을 특징으로 하는 패킷 송수신 제어 장치.