KR20010010012A - A random access memory device - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 기판에 기판 전압을 인가하는 기판 전압 인가 라인들을 구비한 반도체 메모리 장치에 관한 것이다.The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having substrate voltage application lines for applying a substrate voltage to a semiconductor substrate.
통상적으로 반도체 메모리 제품의 대용량화 및 고집적화에 따라 메모리 셀 어레이는 증가하고, 기판 노이즈는 더욱 커지게 된다. 즉, 칩의 면적 대비 메모리 셀 어레이의 점유율(density)이 증가되면 기판 노이즈도 더욱 증가하게 된다.In general, memory cell arrays are increased and substrate noises are increased with the increase in the capacity and the high integration of semiconductor memory products. That is, when the occupancy of the memory cell array with respect to the area of the chip is increased, the substrate noise is further increased.
상기한 기판 노이즈는 메모리 셀들의 리드 및 라이트 동작에 치명적인 영향을 미치기 때문에 최대한 안정적으로 억제할 필요성이 있다.Since the substrate noise has a fatal effect on the read and write operations of the memory cells, it is necessary to suppress the substrate noise as stably as possible.
따라서, 종래에는 메모리 셀 어레이를 구동하기 위한 주변 회로(센스 증폭기들, 로우 디코더들 등)가 형성된 반도체 기판 영역에 소정 레벨의 기판 전압을 인가하여 기판 노이즈를 억제시켰다.Therefore, conventionally, a substrate voltage of a predetermined level is applied to a semiconductor substrate region in which peripheral circuits (sense amplifiers, row decoders, etc.) for driving a memory cell array are formed to suppress substrate noise.
그러나, 종래 기술과 같이 반도체 기판의 주변 회로 영역에만 기판 전압이 인가되면 메모리 셀 어레이 영역의 기판 노이즈는 제대로 억제되지 않아 메모리 셀들의 리드/라이트 동작이 불안정해지는 문제점이 있었다. 아울러, 이러한 문제점은 칩의 면적 대비 메모리 셀 어레이의 점유율이 증가될수록 더욱 심하게 나타났다.However, when the substrate voltage is applied only to the peripheral circuit region of the semiconductor substrate as in the related art, the substrate noise of the memory cell array region is not properly suppressed, and thus the read / write operation of the memory cells is unstable. In addition, this problem is more severe as the share of the memory cell array to the area of the chip increases.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 반도체 기판의 메모리 셀 어레이 영역 내에 기판 전압을 인가하는 기판 전압 인가 라인들을 추가로 구비함으로써 메모리 셀 어레이의 기판 노이즈가 최소화될 수 있는 반도체 메모리 장치를 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems, and further includes a substrate voltage applying lines for applying a substrate voltage in the memory cell array region of the semiconductor substrate, the substrate noise of the memory cell array can be minimized The purpose is to provide a device.
상기와 같은 목적을 달성하기 위하여 본 발명에 의한 반도체 메모리 장치는 반도체 기판과, 복수개의 워드라인들과, 복수개의 비트라인들과, 상기 워드라인들과 상기 비트라인들 사이에 연결된 복수개의 메모리 셀들이 상기 반도체 기판에 블록 단위로 분할 배치된 구조를 가지는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 각 블록들 사이에 배치되어 상기 각 블록들 사이의 반도체 기판 영역에 기판 전압을 인가하는 복수개의 제 1 기판 전압 인가 라인들과, 상기 메모리 셀 어레이의 각 블록들 내부에 배치되어 상기 각 블록들 내부의 반도체 기판 영역에 상기 기판 전압을 인가하는 복수개의 제 2 기판 전압 인가 라인들을 구비한 것을 특징으로 한다.In order to achieve the above object, a semiconductor memory device according to the present invention includes a semiconductor substrate, a plurality of word lines, a plurality of bit lines, and a plurality of memory cells connected between the word lines and the bit lines. And a plurality of first cells arranged between blocks of the memory cell array to apply a substrate voltage to a semiconductor substrate region between the blocks. Substrate voltage applying lines and a plurality of second substrate voltage applying lines disposed in respective blocks of the memory cell array to apply the substrate voltage to a semiconductor substrate region in the respective blocks. .
상기 복수개의 제 2 기판 전압 인가 라인들은 상기 각 블록들의 메모리 셀들 사이의 반도체 기판 영역 내에 상기 비트라인들과 동일한 방향으로 형성된 복수개의 비트라인 방향 액티브 패턴들과, 상기 각 블록들의 메모리 셀들 사이의 반도체 기판 영역 내에 상기 워드라인들과 동일한 방향으로 형성되어 상기 복수개의 비트라인 방향 액티브 패턴들과 교차된 복수개의 워드라인 방향 액티브 패턴들로 이루어지거나, 상기 각 블록들의 메모리 셀들 사이에 상기 비트라인들과 동일한 방향으로 배열된 복수개의 비트라인 방향 더미 메모리 셀들과, 상기 각 블록들의 메모리 셀들 사이에 상기 워드라인들과 동일한 방향으로 배열된 복수개의 워드라인 방향 더미 메모리 셀들과, 상기 각 블록들의 비트라인들 사이에 배치되어 상기 기판 전압을 상기 복수개의 비트라인 방향 더미 메모리 셀들을 통해 상기 반도체 기판에 인가하는 복수개의 더미 비트라인들과, 상기 각 블록들의 워드라인들 사이에 배치되어 상기 기판 전압을 상기 복수개의 워드라인 방향 더미 메모리 셀들을 통해 상기 반도체 기판에 인가하는 복수개의 더미 워드라인들로 이루어지는 것이 바람직하다.The plurality of second substrate voltage applying lines may include a plurality of bit line direction active patterns formed in the same direction as the bit lines in a semiconductor substrate region between the memory cells of the blocks, and the semiconductor between the memory cells of the blocks. A plurality of word line directional active patterns formed in a substrate area in the same direction as the word lines and intersecting the plurality of bit line directional active patterns, or between the bit lines between the memory cells of the respective blocks. A plurality of bit line directional dummy memory cells arranged in the same direction, a plurality of word line directional dummy memory cells arranged in the same direction as the word lines between the memory cells of the blocks, and the bit lines of the respective blocks Disposed between the substrate voltages and the plurality of A plurality of dummy bit lines applied to the semiconductor substrate through bit line directional dummy memory cells and word lines of the respective blocks to transfer the substrate voltage through the plurality of word line directional dummy memory cells. Preferably, the plurality of dummy word lines are applied to the substrate.
도 1은 종래 기술에 의한 반도체 메모리 장치의 일부 레이아웃도,1 is a partial layout view of a semiconductor memory device according to the prior art;
도 2는 본 발명의 일 실시예에 의한 반도체 메모리 장치의 일부 레이아웃도,2 is a partial layout view of a semiconductor memory device according to an embodiment of the present invention;
도 3은 본 발명의 다른 실시예에 의한 반도체 메모리 장치의 일부 레이아웃도,3 is a partial layout view of a semiconductor memory device according to another embodiment of the present invention;
도 4는 도 3에 도시된 더미 비트라인, 더미 워드라인 및 더미 메모리 셀들의 개략적인 레이아웃도이다.FIG. 4 is a schematic layout diagram of the dummy bit line, the dummy word line, and the dummy memory cells shown in FIG. 3.
먼저, 본 발명의 일 실시예와 비교되는 종래 기술의 반도체 메모리 장치에 대하여 상세하게 설명한다.First, a semiconductor memory device of the related art compared with an embodiment of the present invention will be described in detail.
종래 기술에 의한 반도체 메모리 장치는 반도체 기판과, 복수개의 워드라인들과, 복수개의 비트라인들과, 상기 워드라인들과 상기 비트라인들 사이에 연결된 복수개의 메모리 셀들이 상기 반도체 기판에 블록 단위로 분할 배치된 구조를 가지는 메모리 셀 어레이와, 상기 메모리 셀 어레이로부터 리드되어 상기 비트라인들에 실린 데이터를 센싱하여 증폭하는 복수개의 센스 증폭기들이 블록 단위로 분할 배치된 구조를 가지는 센스 증폭기 어레이와, 외부 로우 어드레스에 응답하여 상기 워드라인들에 선택 신호를 인가하는 복수개의 로우 디코더들이 블록 단위로 분할 배치된 구조를 가지는 로우 디코더 어레이와, 상기 센스 증폭기 어레이와 상기 로우 디코더 어레이 위에 배치되어 상기 반도체 기판의 센스 증폭기 어레이 및 로우 디코더 어레이 영역에 기판 전압을 인가하는 복수개의 기판 전압 인가 라인들을 구비하고 있다.The semiconductor memory device according to the related art has a semiconductor substrate, a plurality of word lines, a plurality of bit lines, and a plurality of memory cells connected between the word lines and the bit lines in block units on the semiconductor substrate. A memory cell array having a partitioned structure, a sense amplifier array having a structure in which a plurality of sense amplifiers, which are read out from the memory cell array and sensed and amplified by the data contained in the bit lines, are arranged in block units; A row decoder array having a structure in which a plurality of row decoders configured to apply a selection signal to the word lines in response to a row address are arranged in block units, the sense amplifier array and the row decoder array disposed on the semiconductor substrate; Sense Amplifier Array and Row Decoder Array Area And a plurality of substrate voltage application lines for applying a substrate voltage to the substrate.
도 1은 종래 기술에 의한 반도체 메모리 장치의 일부 레이아웃도로서, 전체 반도체 메모리 장치 중 메모리 셀 어레이의 2개 블록들(10-1, 10-2)과 그 주변 회로에 대한 레이아웃만 도시되어 있다.FIG. 1 is a partial layout diagram of a semiconductor memory device according to the related art, and only a layout of two blocks 10-1 and 10-2 and a peripheral circuit of a memory cell array among all semiconductor memory devices is shown.
도 1을 참조하면, 종래 기술에 의한 반도체 메모리 장치는 제 1 및 제 2 메모리 셀 블록(10-1, 10-2)의 도면상 우측에 제 1 및 제 2 센스 증폭기 블록(20-1, 20-2)이 각각 배치되어 있고, 상기 제 1 및 제 2 메모리 셀 블록(10-1, 10-2)의 도면상 하측에 제 1 및 제 2 로우 디코더 블록(30-1, 30-2)이 각각 배치되어 있고, 상기 제 1 및 제 2 로우 디코더 블록(30-1, 30-2) 위에 제 1 기판 전압 인가용 메탈 라인(40-1)이 배치되어 있고, 상기 제 1 및 제 2 센스 증폭기 블록(20-1, 20-2) 위에 제 2 및 제 3 기판 전압 인가용 메탈 라인(40-2, 40-3)이 각각 배치되어 있다. 여기서, 센스 증폭기 블록들(20-1, 20-2)과 로우 디코더 블록들(30-1, 30-2)은 메모리 셀 블록들(10-1, 10-2) 사이에 배치된다고 볼 수 있다.Referring to FIG. 1, in the semiconductor memory device according to the related art, the first and second sense amplifier blocks 20-1 and 20 are disposed on the right side of the first and second memory cell blocks 10-1 and 10-2. -2) are disposed, respectively, and the first and second row decoder blocks 30-1 and 30-2 are disposed below the first and second memory cell blocks 10-1 and 10-2. The first and second row decoder blocks 30-1 and 30-2 are respectively disposed, and a first substrate voltage applying metal line 40-1 is disposed on the first and second row decoder blocks 30-1, 30-2. Second and third substrate voltage application metal lines 40-2 and 40-3 are disposed on the blocks 20-1 and 20-2, respectively. Here, the sense amplifier blocks 20-1 and 20-2 and the row decoder blocks 30-1 and 30-2 may be disposed between the memory cell blocks 10-1 and 10-2. .
상기에서 제 1 센스 증폭기 블록(20-1)의 센스 증폭기들은 제 1 메모리 셀 블록(10-1)측의 비트라인들(BL1, BL2, BL3, …)과 연결되어 있고, 제 2 센스 증폭기 블록(20-2)의 센스 증폭기들은 제 2 메모리 셀 블록(10-2)측의 비트라인들과 연결되어 있고, 제 1 로우 디코더 블록(30-1)의 로우 디코더들은 제 1 메모리 셀 블록(10-1)측의 워드라인들(WL1, WL2, WL3, …)과 연결되어 있고, 제 2 로우 디코더 블록(30-2)의 로우 디코더들은 제 2 메모리 셀 블록(10-2)측의 워드라인들과 연결되어 있다.The sense amplifiers of the first sense amplifier block 20-1 are connected to bit lines BL1, BL2, BL3,..., On the side of the first memory cell block 10-1, and the second sense amplifier block. The sense amplifiers of (20-2) are connected to bit lines on the side of the second memory cell block 10-2, and the row decoders of the first row decoder block 30-1 are connected to the first memory cell block 10. The row decoders of the second row decoder block 30-2 are connected to the word lines WL1, WL2, WL3,..., And the word line of the second memory cell block 10-2. Connected to the
아울러, 기판 전압 인가용 메탈 라인들(40-1∼40-3)은 센스 증폭기 블록들(20-1, 20-2)과 로우 디코더 블록들(30-1, 30-2)이 배치된 반도체 기판 영역에만 기판 전압(Vbs)을 인가한다.In addition, the substrate lines for applying the metal lines 40-1 to 40-3 are semiconductors in which the sense amplifier blocks 20-1 and 20-2 and the row decoder blocks 30-1 and 30-2 are disposed. The substrate voltage Vbs is applied only to the substrate region.
즉, 종래 기술에 의한 반도체 메모리 장치는 반도체 기판의 메모리 셀 어레이 영역을 제외한 나머지 주변 회로 영역에만 기판 전압이 인가되었다.That is, in the semiconductor memory device according to the related art, the substrate voltage is applied only to the peripheral circuit region except for the memory cell array region of the semiconductor substrate.
그러나, 상기와 같이 메모리 셀 어레이의 주변 회로 위에만 기판 전압 인가용 메탈 라인들이 배치되어 반도체 기판의 주변 회로 영역에만 기판 전압이 인가되면 메모리 셀 어레이 영역 내에는 큰 기판 노이즈가 발생하여 메모리 셀들의 리드/라이트 동작이 불안정해지는 문제점이 있었다.However, as described above, when the metal lines for applying the substrate voltage are disposed only on the peripheral circuit of the memory cell array, and the substrate voltage is applied only to the peripheral circuit region of the semiconductor substrate, a large substrate noise occurs in the memory cell array region to lead the memory cells. There was a problem that the light operation is unstable.
상기한 문제점을 해결하기 위하여 본 발명의 일 실시예에 의한 반도체 메모리 장치는 종래 기술에 의한 반도체 메모리 장치의 구성에 메모리 셀 어레이의 각 블록들 내부에 배치되어 상기 각 블록들 내부의 반도체 기판 영역에 기판 전압을 인가하는 복수개의 비트라인 방향 액티브(P+또는 N+) 패턴들과 복수개의 워드라인 방향 액티브(P+또는 N+) 패턴들을 더 구비한 구성을 가진다.In order to solve the above problems, a semiconductor memory device according to an exemplary embodiment of the present invention is disposed in each block of a memory cell array in a configuration of a semiconductor memory device according to the prior art, and is disposed in a semiconductor substrate region within each block. The semiconductor device may further include a plurality of bit line direction active (P + or N + ) patterns and a plurality of word line direction active (P + or N + ) patterns for applying a substrate voltage.
도 2는 본 발명의 일 실시예에 의한 반도체 메모리 장치의 일부 레이아웃도로서, 도 1과 마찬가지로 전체 반도체 메모리 장치 중 메모리 셀 어레이의 2개 블록들(10-1, 10-2)과 그 주변 회로에 대한 레이아웃만 도시되어 있다.FIG. 2 is a partial layout view of a semiconductor memory device according to an exemplary embodiment of the present invention. Similarly to FIG. 1, two blocks 10-1 and 10-2 and peripheral circuits of a memory cell array among all semiconductor memory devices are illustrated. Only the layout for is shown.
도 2를 참조하면, 본 발명의 일 실시예에 의한 반도체 메모리 장치는 종래 기술과 달리 제 1 메모리 셀 블록(10-1)의 상하 중간 부분에 위치한 메모리 셀들 사이의 반도체 기판 영역 내에 비트라인들(BL1, BL2, BL3, …)과 동일한 방향으로 제 1 비트라인 방향 액티브 패턴(50-1)이 형성되어 있고, 제 2 메모리 셀 블록(10-2)의 상하 중간 부분에 위치한 메모리 셀들 사이의 반도체 기판 영역 내에 비트라인들과 동일한 방향으로 제 2 비트라인 방향 액티브 패턴(50-2)이 형성되어 있고, 상기 제 1 메모리 셀 블록(10-1)의 좌우 중간 부분에 위치한 메모리 셀들 사이의 반도체 기판 영역 내에 워드라인들(WL1, WL2, WL3, …)과 동일한 방향으로 제 1 워드라인 방향 액티브 패턴(50-3)이 형성되어 있고, 상기 제 2 메모리 셀 블록(10-2)의 좌우 중간 부분에 위치한 메모리 셀들 사이의 반도체 기판 영역 내에 워드라인들과 동일한 방향으로 제 2 워드라인 방향 액티브 패턴(50-4)이 형성되어 있다. 여기서, 비트라인 방향 액티브 패턴들(50-1, 50-2)과 워드라인 방향 액티브 패턴들(50-3, 50-4)은 서로 수직으로 교차되어 있으므로 반도체 기판의 제 1 및 제 2 메모리 셀 블록(10-1, 10-2) 영역 내에는 각각 십자(+) 형태의 액티브 패턴이 배치되게 된다.Referring to FIG. 2, a semiconductor memory device according to an exemplary embodiment of the present invention, unlike the prior art, may include bit lines in a semiconductor substrate region between memory cells positioned in upper and lower middle portions of the first memory cell block 10-1. The first bit line direction active pattern 50-1 is formed in the same direction as BL1, BL2, BL3,..., And semiconductors between memory cells positioned in upper and lower middle portions of the second memory cell block 10-2. The second bit line direction active pattern 50-2 is formed in the substrate area in the same direction as the bit lines, and the semiconductor substrate is disposed between the memory cells positioned at the left and right middle portions of the first memory cell block 10-1. The first word line direction active pattern 50-3 is formed in the same direction as the word lines WL1, WL2, WL3,..., And the left and right middle portions of the second memory cell block 10-2. Half between memory cells located in Body in the same direction as the word lines within the substrate area has a second word line direction, an active pattern (50-4) is formed. Here, since the bit line direction active patterns 50-1 and 50-2 and the word line direction active patterns 50-3 and 50-4 cross each other perpendicularly, the first and second memory cells of the semiconductor substrate In the blocks 10-1 and 10-2, cross-type active patterns are disposed.
상기와 같이 구성된 본 발명의 일 실시예에 의한 반도체 메모리 장치는 기판 전압 인가용 메탈 라인들(40-1∼40-3)이 반도체 기판의 센스 증폭기 블록들(20-1, 20-2) 및 로우 디코더 블록들(30-1, 30-2) 영역에 기판 전압(Vbs)을 인가할 때, 제 1 및 제 2 비트라인 방향 액티브 패턴(50-1, 50-2)과 제 1 및 제 2 워드라인 방향 액티브 패턴(50-3, 50-4)도 반도체 기판의 메모리 셀 블록들(10-1, 10-2) 영역에 기판 전압(Vbs)을 인가한다.In the semiconductor memory device according to the embodiment of the present invention configured as described above, the metal lines 40-1 to 40-3 for applying the substrate voltage may include the sense amplifier blocks 20-1 and 20-2 of the semiconductor substrate. When the substrate voltage Vbs is applied to the region of the row decoder blocks 30-1 and 30-2, the first and second bit line direction active patterns 50-1 and 50-2 and the first and the second and second bit line directions are also applied. The word line direction active patterns 50-3 and 50-4 also apply the substrate voltage Vbs to the memory cell blocks 10-1 and 10-2 of the semiconductor substrate.
즉, 본 발명의 일 실시예에 의한 반도체 메모리 장치는 반도체 기판의 주변 회로 영역뿐만 아니라 메모리 셀 어레이 영역에도 기판 전압이 인가된다. 그 결과, 본 발명의 일 실시예에 의한 반도체 메모리 장치는 종래 기술보다 메모리 셀 어레이의 기판 노이즈가 감소되어 메모리 셀들의 안정적인 리드 및 라이트 동작이 가능하게 된다.That is, in the semiconductor memory device according to an embodiment of the present invention, the substrate voltage is applied not only to the peripheral circuit region of the semiconductor substrate but also to the memory cell array region. As a result, in the semiconductor memory device according to the embodiment of the present invention, substrate noise of the memory cell array is reduced compared to the related art, thereby enabling stable read and write operations of the memory cells.
아울러, 상기에서는 메모리 셀 어레이의 각 블록들 내부에 비트라인 방향 액티브 패턴과 워드라인 방향 액티브 패턴이 각각 1개씩 배치된 경우만 설명하였으나, 비트라인 방향 액티브 패턴과 워드라인 방향 액티브 패턴은 블록 당 2개 이상씩이 배치될 수도 있다. 여기서, 각 메모리 셀 블록들 내부에 배치되는 액티브 패턴의 개수가 증가하면 할수록 메모리 셀 어레이의 기판 노이즈는 더욱 감소된다.In addition, in the above description, only one bit line direction active pattern and one word line direction active pattern are disposed in each block of the memory cell array. However, the bit line direction active pattern and the word line direction active pattern are 2 per block. More than one may be arranged. Here, as the number of active patterns disposed in each of the memory cell blocks increases, the substrate noise of the memory cell array is further reduced.
한편, 본 발명의 다른 실시예에 의한 반도체 메모리 장치는 본 발명의 일 실시예와 같이 반도체 기판 내에 형성된 액티브 패턴들에 의해 메모리 셀 어레이 영역 내에 기판 전압이 인가되는 대신 더미 메모리 셀들과 더미 워드라인과 더미 비트라인에 의해 메모리 셀 어레이 영역 내에 기판 전압이 인가되는 구성을 가진다.Meanwhile, according to another embodiment of the present invention, a semiconductor memory device may include dummy memory cells and a dummy word line instead of applying a substrate voltage to a memory cell array region by active patterns formed in a semiconductor substrate. The substrate voltage is applied to the memory cell array area by the dummy bit line.
즉, 본 발명의 다른 실시예에 의한 반도체 메모리 장치는 종래 기술에 의한 반도체 메모리 장치의 구성에 메모리 셀 어레이의 각 블록들의 메모리 셀들 사이에 비트라인들과 동일한 방향으로 배열된 복수개의 비트라인 방향 더미 메모리 셀들과, 상기 각 메모리 셀 블록들의 메모리 셀들 사이에 워드라인들과 동일한 방향으로 배열된 복수개의 워드라인 방향 더미 메모리 셀들과, 상기 각 메모리 셀 블록들의 비트라인들 사이에 배치되어 기판 전압을 상기 복수개의 비트라인 방향 더미 메모리 셀들을 통해 반도체 기판에 인가하는 복수개의 더미 비트라인들과, 상기 각 메모리 셀 블록들의 워드라인들 사이에 배치되어 상기 기판 전압을 상기 복수개의 워드라인 방향 더미 메모리 셀들을 통해 상기 반도체 기판에 인가하는 복수개의 더미 워드라인들을 더 구비한 구성을 가진다.That is, a semiconductor memory device according to another embodiment of the present invention includes a plurality of bit line direction dummy arrays arranged in the same direction as bit lines between memory cells of blocks of a memory cell array in a configuration of a semiconductor memory device according to the related art. A plurality of word line directional dummy memory cells arranged in the same direction as word lines between the memory cells, the memory cells of each of the memory cell blocks, and the bit lines of the respective memory cell blocks, thereby providing a substrate voltage. A plurality of dummy bit lines applied to the semiconductor substrate through a plurality of bit line directional dummy memory cells, and word lines of the respective memory cell blocks, wherein the plurality of dummy line The plurality of dummy word lines applied to the semiconductor substrate through It has a structure provided.
도 3은 본 발명의 다른 실시예에 의한 반도체 메모리 장치의 일부 레이아웃도로서, 도 1 및 도 2와 마찬가지로 전체 반도체 메모리 장치 중 메모리 셀 어레이의 2개 블록들(10-1, 10-2)과 그 주변 회로에 대한 레이아웃만 도시되어 있다.3 is a partial layout view of a semiconductor memory device according to another embodiment of the present invention. Like FIG. 1 and FIG. 2, two blocks 10-1 and 10-2 of a memory cell array of the entire semiconductor memory device are shown. Only the layout for that peripheral circuit is shown.
도 3을 참조하면, 본 발명의 다른 실시예에 의한 반도체 메모리 장치는 종래 기술이나 본 발명의 일 실시예와 달리 제 1 및 제 2 메모리 셀 블록(10-1, 10-2)의 상하 중간 부분에 위치한 메모리 셀들 사이에 비트라인들(BL1, BL2, BL3, …)과 동일한 방향으로 복수개의 비트라인 방향 더미 메모리 셀들(도면상 도시되지 않음)이 각각 배열되어 있고, 상기 제 1 및 제 2 메모리 셀 블록(10-1, 10-2)의 좌우 중간 부분에 위치한 메모리 셀들 사이에 워드라인들(WL1, WL2, WL3, …)과 동일한 방향으로 복수개의 워드라인 방향 더미 메모리 셀들(도면상 도시되지 않음)이 각각 배열되어 있고, 상기 제 1 및 제 2 메모리 셀 블록(10-1, 10-2)의 상하 중간 부분에 위치한 2개 비트라인들 사이에 제 1 및 제 2 더미 비트라인(D-BL1, D-BL2)이 각각 배치되어 있고, 상기 제 1 및 제 2 메모리 셀 블록(10-1, 10-2)의 좌우 중간 부분에 위치한 2개 워드라인들 사이에 제 1 및 제 2 더미 워드라인(D-WL1, D-WL2)이 각각 배치되어 있다.Referring to FIG. 3, the semiconductor memory device according to another embodiment of the present invention is different from the prior art and the embodiment of the present invention. The upper and lower middle portions of the first and second memory cell blocks 10-1 and 10-2 are different from each other. The plurality of bit line direction dummy memory cells (not shown) are arranged in the same direction as the bit lines BL1, BL2, BL3,..., Respectively, between the memory cells located at the first and second memories. A plurality of word line directional dummy memory cells (not shown in the drawing) in the same direction as the word lines WL1, WL2, WL3,... Between memory cells located in the middle left and right portions of the cell blocks 10-1 and 10-2. And the first and second dummy bit lines D− are disposed between two bit lines positioned in upper and lower middle portions of the first and second memory cell blocks 10-1 and 10-2, respectively. BL1 and D-BL2 are disposed, respectively, and the first and second memory cell blocks 10-1. The first and second dummy word lines D-WL1 and D-WL2 are respectively disposed between two word lines positioned at the left and right middle portions of 10-2).
상기에서 더미 비트라인들(D-BL1, D-BL2)은 제 1 및 제 2 메모리 셀 블록(10-1, 10-2)의 비트라인 방향 더미 메모리 셀들의 드레인 또는 소스 영역(액티브 영역)에 연결되어 기판 전압(Vbs)을 상기 비트라인 방향 더미 메모리 셀들의 액티브 영역을 통해 반도체 기판에 인가하고, 더미 워드라인들(D-WL1, D-WL2)은 제 1 및 제 2 메모리 셀 블록(10-1, 10-2)의 워드라인 방향 더미 메모리 셀들의 게이트 전극에 연결되어 기판 전압(Vbs)을 상기 워드라인 방향 더미 메모리 셀들의 게이트 전극을 통해 반도체 기판에 인가한다.The dummy bit lines D-BL1 and D-BL2 are disposed in the drain or source region (active area) of the bit line direction dummy memory cells of the first and second memory cell blocks 10-1 and 10-2. Connected to apply a substrate voltage Vbs to the semiconductor substrate through the active regions of the bit line direction dummy memory cells, and the dummy word lines D-WL1 and D-WL2 are connected to the first and second memory cell blocks 10. The substrate voltage Vbs is connected to the gate electrodes of the word line direction dummy memory cells of -1 and 10-2 to apply to the semiconductor substrate through the gate electrode of the word line direction dummy memory cells.
도 4는 도 3에 도시된 더미 비트라인, 더미 워드라인 및 더미 메모리 셀들의 개략적인 레이아웃도로서, 더미 비트라인(D-BL)은 콘택을 통해 비트라인 방향 더미 메모리 셀들의 드레인 또는 소스 영역(액티브 영역)에 연결되고, 더미 워드라인(D-WL)은 콘택을 통해 워드라인 방향 더미 메모리 셀들의 게이트 전극에 연결되는 것이 개략적으로 도시되어 있다.FIG. 4 is a schematic layout view of the dummy bit line, the dummy word line, and the dummy memory cells shown in FIG. 3, wherein the dummy bit line D-BL is connected to a drain or source region of the bit line direction dummy memory cells through a contact. The dummy word line D-WL is connected to the gate electrodes of the word line direction dummy memory cells through a contact.
상기와 같이 구성된 본 발명의 다른 실시예에 의한 반도체 메모리 장치도 본 발명의 일 실시예와 마찬가지로 반도체 기판의 메모리 셀 어레이 영역과 주변 회로 영역에 모두 기판 전압이 인가되므로 메모리 셀 어레이의 기판 노이즈가 종래 기술보다 크게 감소된다.In the semiconductor memory device according to another embodiment of the present invention configured as described above, since the substrate voltage is applied to both the memory cell array region and the peripheral circuit region of the semiconductor substrate, the substrate noise of the memory cell array is conventionally reduced. Greatly reduced than technology.
아울러, 본 발명의 다른 실시예에서 메모리 셀 어레이의 각 블록들 내부에는 더미 메모리 셀들, 더미 워드라인 및 더미 비트라인이 상기에서 설명된 개수보다 더 많이 배치될 수도 있으며, 이 경우 메모리 셀 어레이의 기판 노이즈는 더욱 감소된다.In addition, in another embodiment of the present invention, more dummy memory cells, dummy word lines, and dummy bit lines may be disposed in each block of the memory cell array, and in this case, a substrate of the memory cell array may be disposed. Noise is further reduced.
이와 같이 본 발명에 의한 반도체 메모리 장치는 반도체 기판의 메모리 셀 어레이 영역에 기판 전압을 인가하는 기판 전압 인가 라인들을 더 구비하여 반도체 기판의 메모리 셀 어레이 영역과 주변 회로 영역에 모두 기판 전압이 인가되도록 구성되어 있기 때문에 메모리 셀 어레이의 기판 노이즈가 최소화되어 메모리 셀들의 리드/라이트 동작이 안정되는 효과가 있다.As described above, the semiconductor memory device according to the present invention further includes substrate voltage applying lines for applying the substrate voltage to the memory cell array region of the semiconductor substrate such that the substrate voltage is applied to both the memory cell array region and the peripheral circuit region of the semiconductor substrate. Since the substrate noise of the memory cell array is minimized, the read / write operation of the memory cells is stabilized.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990028685A KR20010010012A (en) | 1999-07-15 | 1999-07-15 | A random access memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990028685A KR20010010012A (en) | 1999-07-15 | 1999-07-15 | A random access memory device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010010012A true KR20010010012A (en) | 2001-02-05 |
Family
ID=19602038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990028685A KR20010010012A (en) | 1999-07-15 | 1999-07-15 | A random access memory device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010010012A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100886353B1 (en) * | 2007-04-02 | 2009-03-03 | 삼성전자주식회사 | Semiconductor memory device and method of layout of the semiconductor memory device |
-
1999
- 1999-07-15 KR KR1019990028685A patent/KR20010010012A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100886353B1 (en) * | 2007-04-02 | 2009-03-03 | 삼성전자주식회사 | Semiconductor memory device and method of layout of the semiconductor memory device |
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