KR20010004959A - A data strobe buffer in synchronous DRAM - Google Patents
A data strobe buffer in synchronous DRAM Download PDFInfo
- Publication number
- KR20010004959A KR20010004959A KR1019990025737A KR19990025737A KR20010004959A KR 20010004959 A KR20010004959 A KR 20010004959A KR 1019990025737 A KR1019990025737 A KR 1019990025737A KR 19990025737 A KR19990025737 A KR 19990025737A KR 20010004959 A KR20010004959 A KR 20010004959A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- data strobe
- buffer
- pulse
- dynamic
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
- G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
Abstract
Description
본 발명은 반도체 메모리 기술에 관한 것으로, 특히 데이터 스트로브 신호(data strobe signal)를 사용하는 동기식 디램(synchronous dynamic random access memory)에 관한 것이며, 더 자세히는 동기식 디램의 데이터 스트로브 버퍼에 관한 것이다.TECHNICAL FIELD The present invention relates to semiconductor memory technology, and more particularly, to synchronous dynamic random access memory using a data strobe signal, and more particularly, to a data strobe buffer of a synchronous DRAM.
근래 디램 개발 분야의 가장 두드러진 이슈(issue)는 SDRAM, DDR SDRAM(double data rate SDRAM), 램버스 디램(RAMBUS DRAM)과 같은 동기식 DRAM이라 할 수 있다. 동기식 디램은 일반 디램에 비해 고속 동작이 가능하여 향후의 메모리 시장을 주도할 것으로 기대된다.Recently, the most prominent issues in DRAM development are synchronous DRAMs such as SDRAM, double data rate SDRAM (DDR SDRAM), and RAMBUS DRAM. Synchronous DRAM is expected to lead the future memory market because it can operate at a higher speed than general DRAM.
DDR SDRAM에서 데이터 스트로브(이하, DS라 칭함) 신호는 sstl-2 인터페이스(interface)를 사용하기 때문에, 비활성 상태 즉, 신호가 발생하지 않을 때 하이 임피던스(Hi-Z) 상태를 나타낸다. 이에 따라 DS 신호가 칩에 인가되고 나서 다시 Hi-Z 상태로 되돌아 갈 때, 신호의 동요(fluctuation)가 빈번하게 발생한다.In the DDR SDRAM, the data strobe (hereinafter referred to as DS) signal uses the sstl-2 interface and thus exhibits an inactive state, that is, a high impedance (Hi-Z) state when no signal is generated. Accordingly, when the DS signal is applied to the chip and then returns to the Hi-Z state, fluctuation of the signal frequently occurs.
DS 버퍼는 통상 2개의 다이나믹 버퍼(dynamic buffer)로 구성되는데, 그 중 하나는 DS 신호의 라이징 에지(rising edge)를 받아서 펄스로 만들기 위한 것이고, 다른 하나는 DS 신호의 폴링 에지(falling edge)를 받아서 펄스로 만들기 위한 것이다.The DS buffer is usually composed of two dynamic buffers, one of which is to take the rising edge of the DS signal and pulse it, and the other is to set the falling edge of the DS signal. It is to take a pulse.
이러한 종래의 DS 버퍼는 쓰기 동작시 2개의 다이나믹 버퍼가 항상 동작하기 때문에 DS 신호의 작은 동요에도 불필요한 출력이 발생하는 문제점이 있었다. 이는 DS 신호의 초기 상태가 Hi-Z 상태이기 때문에 다이나믹 버퍼의 비교전위에 대해 Hi-Z 상태가 조금이라도 동요가 발생하면 DS 버퍼가 동작을 하기 때문이다. 이렇게 발생되는 DS 버퍼의 불필요한 동작은 칩의 속도가 빨라지거나, 동작 조건이 타이트(tight)해지면 칩의 오동작을 발생시키는 요인이 되며, 2개의 다이나믹 버퍼의 출력 중 DS 신호의 라이징 에지를 받아서 만든 펄스는 칩의 동작에 거의 영향을 주지 않으며, DS 신호의 폴링 에지를 받아서 만든 펄스가 칩의 오동작을 일으키는 주요한 원인이 된다.The conventional DS buffer has a problem in that unnecessary output occurs even with a small fluctuation of the DS signal because two dynamic buffers always operate during a write operation. This is because the initial state of the DS signal is the Hi-Z state, and the DS buffer operates when there is even a slight fluctuation in the Hi-Z state relative to the dynamic potential of the dynamic buffer. The unnecessary operation of the DS buffer generated in this way causes the chip to malfunction when the speed of the chip increases or the operating conditions become tight, and the pulse generated by receiving the rising edge of the DS signal among the outputs of the two dynamic buffers. Has little effect on the chip's operation, and the pulse generated by the falling edge of the DS signal is a major cause of chip malfunction.
이러한 문제점은 DDR SDRAM 뿐만 아니라, 데이터 스트로브 신호를 사용하는 모든 종류의 동기식 디램에서 나타날 수 있다.This problem can occur not only in DDR SDRAM, but also in all kinds of synchronous DRAMs that use data strobe signals.
따라서, 본 발명은 데이터 스트로브(DS) 신호의 댐핑(또는 동요)에 의한 칩의 오동작을 방지할 수 있는 동기식 디램의 데이터 스트로브 버퍼를 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a data strobe buffer of a synchronous DRAM capable of preventing chip malfunction due to damping (or shaking) of a data strobe (DS) signal.
도 1은 본 발명의 일 실시예에 따른 데이터 스트로브(DS) 버퍼의 회로도.1 is a circuit diagram of a data strobe (DS) buffer in accordance with an embodiment of the present invention.
도 2는 본 발명의 일 실시예에 적용된 공지의 다이나믹 버퍼의 상세 회로도.Figure 2 is a detailed circuit diagram of a known dynamic buffer applied to one embodiment of the present invention.
도 3은 상기 도 1에 도시된 데이터 스트로브 버퍼의 타이밍도.3 is a timing diagram of the data strobe buffer shown in FIG. 1;
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
ds : 데이터 스트로브 신호 vref : 비교전압ds: Data strobe signal vref: Comparative voltage
en, f_en : 버퍼 인에이블 신호 10 : 낸드 게이트en, f_en: buffer enable signal 10: NAND gate
11 : 지연부11: delay unit
데이터 스트로브 버퍼에서 데이터 스트로브 신호(DS)의 작은 동요(또는 댐핑)가 일어나는 경우, 데이터 스트로브 신호의 폴링 에지를 받아서 만든 펄스가 칩의 오동작을 유발하게 된다. 이에 본 발명은 데이터 스트로브 신호의 폴링 에지를 받아서 펄스로 만드는 다이나믹 버퍼가 어느 특정한 시점에서만 동작하도록 회로를 구성하였다. 구체적으로, 본 발명은 데이터 스트로브 신호의 폴링 에지를 받아서 펄스로 만드는 다이나믹 버퍼의 인에이블 입력으로 데이터 스트로브 신호를 받는 스태틱 버퍼(static buffer)의 출력을 지연시킨 신호를 사용함으로써 데이터 스트로브 신호의 동요가 일어나는 부분에서 이 다이나믹 버퍼가 동작하지 않도록 한다.When a small fluctuation (or damping) of the data strobe signal DS occurs in the data strobe buffer, a pulse generated by the falling edge of the data strobe signal causes the chip to malfunction. Accordingly, the present invention is configured such that the dynamic buffer which receives the falling edge of the data strobe signal and pulses it operates only at a certain point in time. Specifically, the present invention uses a signal that delays the output of a static buffer that receives a data strobe signal as an enable input of a dynamic buffer that takes a falling edge of the data strobe signal into a pulse, thereby causing fluctuations in the data strobe signal. Make sure that this dynamic buffer doesn't work where it happens.
상기의 기술적 과제를 달성하기 위한 본 발명은, 데이터 스트로브 신호의 라이징 에지를 받아 제1 펄스를 생성하는 제1 다이나믹 버퍼와 상기 데이터 스트로브 신호의 폴링 에지를 받아 제2 펄스를 생성하는 제2 다이나믹 버퍼를 구비한 동기식 디램의 데이터 스트로브 버퍼에 있어서, 상기 데이터 스트로브 신호의 하이 레벨 구간에 액티브되는 신호를 발생시키기 위한 신호발생수단을 구비하며, 상기 신호발생수단의 출력신호의 지연 신호를 상기 제2 다이나믹 버퍼의 인에이블 입력으로 하는 것을 특징으로 한다.The present invention for achieving the above technical problem, the first dynamic buffer for receiving the rising edge of the data strobe signal to generate a first pulse and the second dynamic buffer for receiving the falling edge of the data strobe signal to generate a second pulse A data strobe buffer of a synchronous DRAM comprising: signal generating means for generating a signal that is activated in a high level section of the data strobe signal, wherein the second dynamic signal delay signal of the output signal is generated by the second dynamic signal. Characterized in that the enable input of the buffer.
또한, 상기 지연 신호가 액티브되는 구간에 상기 데이터 스트로브 신호의 폴링 에지가 포함되도록 상기 신호발생수단의 출력신호의 지연 시간을 조절한다.In addition, the delay time of the output signal of the signal generating means is adjusted so that the falling edge of the data strobe signal is included in the period in which the delay signal is activated.
또한, 상기 신호발생수단은 상기 제1 다이나믹 버퍼의 인에이블 신호와 상기 데이터 스트로브 신호를 입력으로 하는 스태틱 버퍼를 포함하여 이루어진다.The signal generating means may include a static buffer configured to receive an enable signal of the first dynamic buffer and the data strobe signal.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
첨부된 도면 도 1은 본 발명의 일 실시예에 따른 데이터 스트로브(DS) 버퍼의 회로도로서, 이하 이를 참조하여 설명한다.1 is a circuit diagram of a data strobe (DS) buffer according to an embodiment of the present invention.
본 실시예에 따른 DS 버퍼는 도시된 바와 같이 2개의 다이나믹 버퍼(r_buf, f_buf)를 구비한다. 이 중 하나의 다이나믹 버퍼(r_buf)는 데이터 스트로브 신호(ds)의 라이징 에지를 받아서 펄스로 만드는 버퍼이며, 다른 하나의 다이나믹 버퍼(f_buf)는 데이터 스트로브 신호(ds)의 폴링 에지를 받아서 펄스로 만드는 버퍼이다.The DS buffer according to the present embodiment includes two dynamic buffers r_buf and f_buf as shown. One of the dynamic buffers (r_buf) is a buffer that receives the rising edge of the data strobe signal (ds) and pulses, and the other dynamic buffer (f_buf) receives the falling edge of the data strobe signal (ds) to make a pulse Buffer
우선, 다이나믹 버퍼 r_buf는 그의 제1 입력단인 vref단으로 비교전압(vref)(Hi-Z 상태와 동일한 레벨)을 인가 받고, 그의 제2 입력단인 clk단으로 데이터 스트로브 신호(ds)를 인가 받으며, 입력 인에이블단인 clk_en단으로 버퍼 인에이블 신호(en)를 인가 받아, 그 출력단(clkt2)으로 ds 신호의 라이징 에지를 받아서 만든 펄스(r_ds)를 출력한다.First, the dynamic buffer r_buf is supplied with a comparison voltage (vref) (the same level as the Hi-Z state) to its vref stage, its first input terminal, and a data strobe signal ds to its clk stage, its second input terminal. The buffer enable signal en is applied to the clk_en terminal, which is an input enable terminal, and a pulse r_ds generated by receiving the rising edge of the ds signal is output to the output terminal clkt2.
한편, 다이나믹 버퍼 f_buf는 그의 제1 입력단인 vref단으로 데이터 스트로브 신호(ds)를 인가 받으며, 그의 제2 입력단인 clk단으로 비교전압(vref)을 인가 받고, 입력 인에이블단인 clk_en단으로 버퍼 인에이블 신호 f_en를 인가 받아, 그 출력단(clkt2)으로 ds 신호의 폴링 에지를 받아서 만든 펄스(f_ds)를 출력한다. 이때, 버퍼 인에이블 신호 f_en은 ds 신호와 en 신호를 입력으로 하는 낸드 게이트(10)의 출력 s_en을 소정 시간만큼 지연시키는 지연부(11)의 출력 신호로서, f_en 신호는 버퍼 인에이블 신호 en이 액티브 상태인 동안 ds 신호와 같은 듀티비를 가지는 펄스를 지연부(11)의 지연 시간만큼 지연된 하이 액티브 신호이다.On the other hand, the dynamic buffer f_buf receives a data strobe signal (ds) to its first input terminal, vref, receives a comparison voltage (vref) to its second input terminal, clk, and buffers it to the input enable stage, clk_en. The enable signal f_en is applied to the output terminal clkt2, and outputs a pulse f_ds obtained by receiving a falling edge of the ds signal. In this case, the buffer enable signal f_en is an output signal of the delay unit 11 which delays the output s_en of the NAND gate 10 which inputs the ds signal and the en signal by a predetermined time, and the f_en signal is the buffer enable signal en The pulse having the same duty ratio as the ds signal while in the active state is a high active signal delayed by the delay time of the delay unit 11.
즉, 다이나믹 버퍼 r_buf는 종래와 동일한 구성을 가지며, 다이나믹 버퍼 f_buf의 경우 그의 입력 인에이블단으로 버퍼 인에이블 신호 f_en을 인가 받는 것이 종래와 다른 점이라 할 수 있다.That is, the dynamic buffer r_buf has the same configuration as in the prior art, and in the case of the dynamic buffer f_buf, the buffer enable signal f_en is applied to its input enable stage.
첨부된 도면 도 2는 본 발명의 일 실시예에 적용된 공지의 다이나믹 버퍼의 상세 회로를 도시한 것으로, 크게 전류 미러형 차동 증폭부(20)와, 펄스 발생부(21)로 구성되며, 전류 미러형 차동 증폭부(20)는 clk_en단을 버퍼 인에이블단으로 하여 vref단과 clk단의 입력 신호를 비교한다. 이때, 전류 미러형 차동 증폭부(20)는 그 공급전원으로 qVDD(quiet VDD)를 사용하며, 그 접지전원으로 qVSS(quiet VSS)를 사용한다.2 is a detailed circuit diagram of a known dynamic buffer applied to an embodiment of the present invention, and is composed of a current mirror type differential amplifier 20 and a pulse generator 21, and a current mirror. The type differential amplifier 20 compares the input signals of the vref stage and the clk stage using the clk_en stage as the buffer enable stage. At this time, the current mirror type differential amplifier 20 uses qVDD (quiet VDD) as its power supply and qVSS (quiet VSS) as its ground power.
도시된 다이나믹 버퍼에서 전류 미러형 차동 증폭부(20)는 vref단과 clk단을 비교하여 clk단이 vref단보다 높으면, 결국 하이 레벨의 신호를 출력하고, clk단이 vref단보다 낮으면 로우 레벨의 신호를 출력하게 되며, 펄스 발생부(21)는 전류 미러형 차동 증폭부(21)의 출력을 입력으로 하여 하이 액티브 펄스(high active pulse)를 생성하여 clkt2단으로 출력한다.In the illustrated dynamic buffer, the current mirror type differential amplifier 20 compares the vref stage and the clk stage, and outputs a high level signal when the clk stage is higher than the vref stage, and outputs a low level signal when the clk stage is lower than the vref stage. The signal generator 21 outputs a signal to the clkt2 stage by generating a high active pulse using the output of the current mirror type differential amplifier 21 as an input.
도시된 다이나믹 버퍼는 공지된 회로이므로 그 상세 구성 및 동작 설명은 생략하기로 한다.Since the illustrated dynamic buffer is a known circuit, detailed configuration and operation description thereof will be omitted.
이하, 상기 도 1과 그 타이밍을 나타낸 도 3을 참조하여 그 동작을 설명하기로 한다.Hereinafter, the operation will be described with reference to FIG. 1 and FIG. 3 showing the timings.
다이나믹 버퍼 r_buf에서는 입력 ds 신호와 비교전압 vref 신호가 각각 clk단 및 vref단에 정상적으로 연결되어 있으며, 다이나믹 버퍼 f_buf에서는 이들이 반대로 연결되어 있다. 이런 식으로, 다이나믹 버퍼 r_buf에서는 ds 신호의 라이징 에지에서 r_ds펄스를 발생시키고, 다이나믹 버퍼 f_buf에서는 ds 신호의 폴링 에지에서 f_ds펄스를 발생시키게 된다.In the dynamic buffer r_buf, the input ds signal and the comparison voltage vref signal are normally connected to the clk terminal and the vref terminal, respectively. In the dynamic buffer f_buf, they are connected in reverse. In this way, the r_ds pulse is generated at the rising edge of the ds signal in the dynamic buffer r_buf, and the f_ds pulse is generated at the falling edge of the ds signal in the dynamic buffer f_buf.
r_ds 펄스를 만드는 다이나믹 버퍼 r_buf의 동작 여부는 버퍼 인에이블 신호 en이 제어하게 되는데, en 신호는 데이터 스트로브 신호(ds)가 들어오는 전 구간에서 하이 레벨로 다이나믹 버퍼 r_buf를 인에이블 시킨다.The operation of the dynamic buffer r_buf that generates the r_ds pulse is controlled by the buffer enable signal en. The en signal enables the dynamic buffer r_buf to a high level in the entire interval where the data strobe signal ds is input.
그러나, f_ds 펄스를 만드는 다이나믹 버퍼 f_buf의 동작 여부는 en 신호가 아닌 f_en 신호에 의해 제어된다. f_en 신호는 en 신호가 하이 레벨인 상태에서 데이터 스트로브 신호 ds가 하이 레벨인 구간이 지연된 구간에서 액티브 상태가 된다. 즉, 다이나믹 버퍼 r_buf는 구간에서만 f_ds 펄스를 생성하게 된다. 상기 도 1에서 낸드 게이트(10)는 데이터 스트로브 신호(ds)가 하이인 경우에만 로우로 인에이블되는 s_en 신호를 만들기 위한 스태틱 버퍼(static buffer)라 할 수 있다. 다이나믹 버퍼 f_buf는 s_en 신호의 지연 신호인 f_en 신호를 버퍼 인에이블 신호로 사용하는데, 그 지연부(11)의 지연 시간은 외부 클럭 주기(ds 신호의 주기와 동일)의 1/2를 넘지 않도록 하여 ds 신호의 폴링 에지에서 f_ds 펄스가 인에이블될 수 있도록 한다.However, whether the dynamic buffer f_buf that makes the f_ds pulses is controlled by the f_en signal rather than the en signal. The f_en signal becomes active in a section where the data strobe signal ds is at a high level while the en signal is at a high level. That is, the dynamic buffer r_buf generates the f_ds pulse only in the interval. In FIG. 1, the NAND gate 10 may be referred to as a static buffer for making the s_en signal enabled low only when the data strobe signal ds is high. The dynamic buffer f_buf uses the f_en signal, which is a delay signal of the s_en signal, as a buffer enable signal. The delay time of the delay unit 11 is not more than 1/2 of the external clock period (same as the period of the ds signal). Allows the f_ds pulse to be enabled on the falling edge of the ds signal.
도 3을 참조하여, ds 신호가 인에이블 되었다가 다시 Hi-Z 상태로 되돌아 갈 때, 댐핑(damping)(또는 동요)(A)이 발생하는 경우, s_en 신호 역시 댐핑(A)에 의해 발생한 ds 신호의 하이 상태에서 불필요한 하이 상태를 가지게 된다. 최종적으로 s_en 신호의 지연 신호 f_en 신호가 f_ds 펄스의 발생을 제어하는데, 즉 f_en 신호가 하이 레벨인 상태에서만 f_ds 펄스가 출력되는데, 댐핑(A)에 의한 ds 신호의 폴링 에지에서는 이 f_en 신호가 항상 로우 상태를 유지하게 되므로 불필요한 f_ds 신호가 발생하지 않게 된다.Referring to FIG. 3, when damping (or shaking) A occurs when the ds signal is enabled and returns to the Hi-Z state again, the s_en signal is also generated by the damping A ds. In the high state of the signal, there is an unnecessary high state. Finally, the delay signal f_en of the s_en signal controls the generation of the f_ds pulse, i.e., the f_ds pulse is output only when the f_en signal is at a high level, and this f_en signal is always present at the falling edge of the ds signal by damping (A). The low state is maintained so that no unnecessary f_ds signal is generated.
참고적으로, 댐핑(A)에 의한 ds 신호의 라이징 에지에서 r_ds 펄스가 뜨지만, 전술한 바와 같이 칩의 동작에는 거의 영향을 미치지 않는다.For reference, although the r_ds pulse is generated at the rising edge of the ds signal due to damping (A), as described above, it hardly affects the operation of the chip.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes can be made in the art without departing from the technical spirit of the present invention. It will be apparent to those of ordinary knowledge.
예컨대, 전술한 실시예에서는 버퍼 인에이블 신호 f_en을 만들기 위한 스태틱 버퍼로서 낸드 게이트를 경우를 일례로 들어 설명하였으나, 본 발명은 낸드 게이트 외에 다른 스태틱 버퍼를 사용하는 경우에도 적용될 수 있다.For example, in the above-described embodiment, the NAND gate has been described as an example of the static buffer for generating the buffer enable signal f_en. However, the present invention can be applied to the case of using a static buffer other than the NAND gate.
전술한 본 발명은 데이터 스트로브(DS) 신호의 댐핑(또는 요동)에 의한 오동작을 사전에 방지할 수 있어, 칩의 속도가 빨라지거나 동작 조건이 타이트해질 경우에 DDR SDRAM의 tDQSS 파라메터(parameter)의 최소(minimum)값을 보장할 수 있는 효과가 있다.The present invention described above can prevent a malfunction due to damping (or fluctuation) of the data strobe (DS) signal in advance, so that when the speed of the chip increases or the operating conditions become tight, the tDQSS parameter of the DDR SDRAM is tight. There is an effect that can guarantee a minimum value.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025737A KR100333701B1 (en) | 1999-06-30 | 1999-06-30 | A data strobe buffer in synchronous DRAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990025737A KR100333701B1 (en) | 1999-06-30 | 1999-06-30 | A data strobe buffer in synchronous DRAM |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010004959A true KR20010004959A (en) | 2001-01-15 |
| KR100333701B1 KR100333701B1 (en) | 2002-04-24 |
Family
ID=19597638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990025737A KR100333701B1 (en) | 1999-06-30 | 1999-06-30 | A data strobe buffer in synchronous DRAM |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100333701B1 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100418159C (en) * | 2003-04-28 | 2008-09-10 | 海力士半导体有限公司 | Data input unit of synchronous semiconductor memory device, and data input method using the same |
| KR100933805B1 (en) * | 2008-06-30 | 2009-12-24 | 주식회사 하이닉스반도체 | Duty cycle correction circuit and delay locked loop circuit including the same |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09306168A (en) * | 1996-05-14 | 1997-11-28 | Mitsubishi Electric Corp | Semiconductor memory |
-
1999
- 1999-06-30 KR KR1019990025737A patent/KR100333701B1/en not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100418159C (en) * | 2003-04-28 | 2008-09-10 | 海力士半导体有限公司 | Data input unit of synchronous semiconductor memory device, and data input method using the same |
| KR100933805B1 (en) * | 2008-06-30 | 2009-12-24 | 주식회사 하이닉스반도체 | Duty cycle correction circuit and delay locked loop circuit including the same |
| US7710173B2 (en) | 2008-06-30 | 2010-05-04 | Hynix Semiconductor, Inc. | Duty cycle correction circuit and delay locked loop circuit including the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100333701B1 (en) | 2002-04-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6292410B1 (en) | Apparatus for buffering data strobe signal in high-speed memory device | |
| US5535171A (en) | Data output buffer of a semiconducter memory device | |
| US7642823B2 (en) | Semiconductor memory device including delay-locked-loop control circuit and control method for effective current consumption management | |
| KR100301546B1 (en) | Pulse generator circuit | |
| US6687169B2 (en) | Semiconductor memory device for providing address access time and data access time at a high speed | |
| JP4104886B2 (en) | Semiconductor device | |
| US6154415A (en) | Internal clock generation circuit of semiconductor device and method for generating internal clock | |
| US7061826B2 (en) | Command decoder of semiconductor memory device | |
| KR100452319B1 (en) | internal voltage down converter and internal voltage controlling method in semiconductor memory device | |
| KR100333703B1 (en) | A data strobe buffer in synchronous DRAM | |
| KR100507874B1 (en) | Synchronous semiconductor memory device having clock synchronization circuit and circuit for controlling on/off of clock tree of the clock synchronization circuit | |
| KR100333701B1 (en) | A data strobe buffer in synchronous DRAM | |
| KR100398575B1 (en) | High voltage generation circuit of semiconductor memory device | |
| KR20220055741A (en) | Semiconductor memory device and operating method thereof | |
| JP2002246891A (en) | Input buffer circuit and semiconductor device | |
| KR100333700B1 (en) | A data strobe buffer in synchronous DRAM | |
| US7368953B2 (en) | Buffer | |
| KR101026378B1 (en) | Clock-tree Circuit of Delay Locked Loop Circuit | |
| KR100536598B1 (en) | Semiconductor memory device with selecting clock enable time | |
| KR20110045394A (en) | Semiconductor memory device and operating method thereof | |
| US5963501A (en) | Dynamic clock signal generating circuit for use in synchronous dynamic random access memory devices | |
| KR100616493B1 (en) | Device and method for controlling input buffer of DDR SDRAM | |
| KR20010004213A (en) | Write scheme for activating data, data strobe, and datamask buffer in DDR SDRAM | |
| JP3703517B2 (en) | Synchronous semiconductor memory device and internal boost power supply voltage generator | |
| KR20000034910A (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110325 Year of fee payment: 10 |
|
| LAPS | Lapse due to unpaid annual fee |