KR20010004650A - Row core circuit - Google Patents
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Abstract
Description
본 발명은 로오 코어 회로에 관한 것으로, 보다 상세하게는 워드라인의 구동영역을 작게 하는 로오 코어 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a row core circuit, and more particularly to a row core circuit for reducing the driving area of a word line.
디램(DRAM)의 모든 소자에는 워드라인을 구동시키는 회로들이 있으며, 이러한 회로가 있는 곳을 코어 홀(Core Hole)이라고 한다. 디램이 동작할 때 소모되는 전력은 데이터 출력 버퍼의 풀업과 풀다운회로 및 데이터 센스 앰프와 라이트 드라이버 회로에서 가장 많이 소모되며, 다음으로 코어 홀에서이다.All devices in DRAMs have circuits for driving word lines, and these circuits are called core holes. The power dissipated when the DRAM is operating is consumed most by the pull-up and pull-down circuits of the data output buffer and by the data sense amplifiers and write driver circuits, followed by the core hole.
통상적으로, 상기 코어 홀로 입력되는 외부 로오 어드레스 정보는 프리디코딩을 통해 입력되는데, 이때 디코딩되어 입력된 로오 어드레스 정보는 워드라인을 동작시키기 위해 메인 워드라인 드라이버로 입력되고 동시에 워드라인 부스팅 드라이버(Px driver)로 입력된다. 각각의 드라이버에서 발생된 출력신호는 최종적으로 워드라인으로 인가되어 워드라인을 인에이블시킨다.Typically, the external row address information input to the core hole is input through pre-decoding, wherein the decoded row address information is input to the main word line driver to operate the word line and simultaneously is a word line boosting driver (Px driver). ) Is entered. The output signal generated by each driver is finally applied to the word line to enable the word line.
이때 인에이블된 워드라인은 기억소자들이 몰려있는 영역의 첫째 컬럼 어드레스부터 마지막 컬럼 어드레스까지 걸쳐 있는 모든 기억소자들을 한 개의 워드라인에 걸쳐서 모두 구동한다. 이때 기억소자들이 몰려 있는 영역을 어떻게 나눠서 사용하는냐에 따라 뱅크(bank) 또는 블럭(block) 또는 서브 블럭(sub block)으로 나누어진다.In this case, the enabled word line drives all the memory devices that extend from the first column address to the last column address in the region in which the memory devices are concentrated, all over one word line. At this time, it is divided into a bank, a block, or a sub block according to how the memory elements are divided and used.
즉, 상기 기억소자는 도 1a에 예시된 바와 같이 크게 4뱅크로 나누어지고, 하나의 뱅크는 4개의 쿼터 뱅크(quarter bank)로 나누어진다. 하나의 쿼터 뱅크는 도 1b에 예시된 바와 같이 8개의 블럭으로 나누어지고, 하나의 블럭은 8개의 서브 블럭으로 이루어져 있다.That is, the memory device is divided into four banks as shown in FIG. 1A, and one bank is divided into four quarter banks. One quarter bank is divided into eight blocks as illustrated in FIG. 1B, and one block is composed of eight sub blocks.
이때 하나의 워드라인은 한 블럭의 한 로오에 걸려있는 기억소자들을 구동하고, 한 서브 블럭은 서브 워드라인 드라이버에 의해 구동되는데, 이는 한 블럭에 근접한 메인 워드라인 드라이버로부터 출력되는 신호와 워드라인 부스팅 드라이버에서 출력되는 신호에 의해 구동되어 최종적으로 워드라인을 인에이블시키게 된다. 이와 같은 동작은 한 블럭내에 9개의 서브 워드라인 드라이버에서 동시에 행해짐으로써 가능하다.At this time, one word line drives memory elements hanging in one row of one block, and one sub block is driven by a sub word line driver, which is a word line boost and a signal output from a main word line driver close to one block. It is driven by the signal output from the driver to finally enable the word line. Such an operation is possible by simultaneously executing nine sub word line drivers in one block.
즉, 종래에는 도 2에 도시된 바와 같이 서브 워드라인 드라이버(10)를 동작시키기 위해서, 기억소자와 서브 워드라인 회로가 있는 영역(편의상 4개의 서브 셀 어레이; 18)의 왼쪽에 워드라인 부스팅 드라이버(12, 16) 및 메인 워드라인 드라이버(14)가 구비된다.That is, in order to operate the sub word line driver 10 as shown in FIG. 2, the word line boosting driver is located on the left side of the region (four sub cell arrays 18 for convenience) in which the memory element and the sub word line circuit are located. 12 and 16 and a main wordline driver 14 are provided.
상기 메인 워드라인 드라이버(14)는 로컬 로오 어드레스신호(lxai, lxaiz)와 워드라인을 디스에이블시키는 제어신호(xdp)를 입력받아 디코딩하여 한 메인 워드라인을 구동하고, 상기 워드라인 부스팅 드라이버(12)는 블럭 로오 어드레스 신호(bxa0, bxa1)를 입력받고 워드라인 부스팅신호(Pxi)를 디스에이블시키는 제어신호(wlc)를 입력받아 선택된 블럭의 워드라인에 부스팅신호(Px0, Px1; 상호 반전된 신호임)를 제공하며, 상기 워드라인 부스팅 드라이버(16)는 블럭 로오 어드레스신호(bxa0. bxa1)를 입력받고 워드라인 부스팅신호(Pxi)를 디스에이블시키는 제어신호(wlc)를 입력받아 아래쪽의 워드라인에 부스팅신호(Px1, Px3; 상호 반전된 신호임)를 제공한다. 즉, 상기 워드라인 부스팅 드라이버(12, 16)는 워드라인을 번갈아서 구동한다.The main word line driver 14 receives and decodes a local row address signal (lxai, lxaiz) and a control signal (xdp) for disabling the word line to drive a main word line, and the word line boosting driver 12 ) Receives the block row address signals bxa0 and bxa1, receives a control signal wlc for disabling the word line boosting signal Pxi, and boosts the signals Px0 and Px1 to the word lines of the selected block. The word line boosting driver 16 receives a block row address signal bxa0.bxa1 and receives a control signal wlc for disabling the word line boosting signal Pxi. Boosting signals Px1 and Px3 (which are mutually inverted signals). That is, the word line boosting drivers 12 and 16 alternately drive word lines.
상기 워드라인 부스팅 드라이버(12)는 도 3에 도시된 바와 같이, 고전압단(Vpp)과 접지단 사이에 PMOS트랜지스터(P1)와 NMOS트랜지스터(N1) 및 NMOS트랜지스터(N2)가 상호 직렬로 접속되는데, 상기 PMOS트랜지스터(P1)는 워드라인 부스팅신호(Pxi)를 디스에이블시키는 제어신호(wlc)에 의해 온/오프동작하고, 상기 NMOS트랜지스터(N1)는 블럭 로오 어드레스신호(bxa0)에 의해 온/오프동작하며, 상기 NMOS 트랜지스터(N2)는 블럭 로오 어드레스신호(bxa1)에 의해 온/오프동작하게 접속된다. 그리고, 상기 트랜지스터(P1, N1) 사이의 노드(A1)에는 인버터(I1)와 PMOS트랜지스터(P2)로 된 래치가 연결되어 그 래치를 통해 워드라인 부스팅신호(Pxi)를 출력한다.As shown in FIG. 3, the word line boosting driver 12 includes a PMOS transistor P1, an NMOS transistor N1, and an NMOS transistor N2 connected in series between a high voltage terminal Vpp and a ground terminal. The PMOS transistor P1 is turned on / off by a control signal wlc for disabling the word line boosting signal Pxi, and the NMOS transistor N1 is turned on / off by a block row address signal bxa0. The NMOS transistor N2 is connected in an on / off operation by the block row address signal bxa1. A latch formed of an inverter I1 and a PMOS transistor P2 is connected to a node A1 between the transistors P1 and N1 to output a word line boosting signal Pxi through the latch.
이와 같은 구성에 의해 9개의 서브 워드라인 드라이버를 동시에 동작시키기 위해서는 많은 전력이 소모되며, 특히 워드라인 액세스동작은 빈번하게 발생되므로 주파수가 높아질수록 소모전력을 더욱 커지게 된다. 그리고, 워드라인은 한 블럭 모두에 구동되지만 실제로 구동되는 기억소자는 컬럼 어드레스가 입력되는 기억소자이므로 불필요한 전력소모가 발생된다.This configuration consumes a lot of power in order to operate nine sub wordline drivers simultaneously. In particular, since wordline access operations occur frequently, power consumption increases as the frequency increases. In addition, since the word lines are driven in all one block, the memory devices that are actually driven are memory devices to which column addresses are input, thereby causing unnecessary power consumption.
따라서 본 발명은 상기한 종래 사정을 감안하여 이루어진 것으로, 컬럼 어드레스정보가 입력되는 기억소자만 구동시켜 전력소모를 최소화하도록 한 로오 코어 회로를 제공함에 목적이 있다.Accordingly, the present invention has been made in view of the above-described conventional situation, and an object of the present invention is to provide a row core circuit in which only a memory device to which column address information is input is driven to minimize power consumption.
상기한 목적을 달성하기 위해 본 발명의 바람직한 실시예에 따른 로오 코어회로는, 메인 워드라인에 대해 복수개의 서브 워드라인으로 분할되고, 각각의 서브 워드라인에 셀이 연결된 서브 셀 어레이와;In order to achieve the above object, a low core circuit according to an exemplary embodiment of the present invention includes a sub cell array divided into a plurality of sub word lines with respect to a main word line, and a cell connected to each sub word line;
상기 서브 셀 어레이의 양측에 설치되어 상기 서브 워드라인을 구동하는 서브 워드라인 드라이버 및;A sub word line driver provided at both sides of the sub cell array to drive the sub word line;
블럭 로오 어드레스신호와 로컬 컬럼 어드레스신호 및 부스팅 제어신호를 입력받아 디코딩하여 위상이 상호 다른 복수의 워드라인 부스팅신호를 상기 서브 워드라인 드라이버로 제공하는 부스팅 드라이버를 구비한다.And a boosting driver for receiving a block row address signal, a local column address signal, and a boosting control signal to decode and provide a plurality of word line boosting signals having different phases to the sub word line driver.
도 1은 종래의 기억소자의 구획도,1 is a block diagram of a conventional memory device;
도 2는 종래의 로오 코어 홀의 구성도,2 is a configuration diagram of a conventional row core hole,
도 3은 도 2에 도시된 워드라인 부스팅 드라이버의 내부 회로도,3 is an internal circuit diagram of the word line boosting driver shown in FIG. 2;
도 4는 본 발명의 실시예에 따른 로오 코어 회로의 구성도,4 is a configuration diagram of a row core circuit according to an embodiment of the present invention;
도 5는 도 4에 도시된 워드라인 부스팅 드라이버의 내부 회로도,5 is an internal circuit diagram of the word line boosting driver shown in FIG. 4;
도 6은 본 발명의 실시예에 따른 로오 코어 회로의 동작타임도이다.6 is an operating time diagram of a row core circuit according to an exemplary embodiment of the present invention.
〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
10 : 서브 워드라인 드라이버10: Sub wordline driver
12, 16, 20, 22 : 워드라인 부스팅 드라이버12, 16, 20, 22: Wordline Boosting Driver
14 : 메인 워드라인 드라이버14: main wordline driver
18 : 서브 셀 어레이18: subcell array
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명의 실시예에 따른 로오 코어 회로의 구성도로서, 메인 워드라인에 대해 복수개의 서브 워드라인으로 분할되고 각각의 서브 워드라인에 셀이 연결된 서브 셀 어레이(18)와, 상기 서브 셀 어레이(18)의 양측에 설치되어 상기 서브 워드라인을 구동하는 서브 워드라인 드라이버(10), 로컬 로오 어드레스신호(lxai, lxaiz)와 워드라인을 디스에이블시키는 제어신호(xdp)를 입력받아 디코딩하여 상기 메인 워드라인을 구동하는 메인 워드라인 드라이버(14), 상기 메인 워드라인 드라이버(14)의 상측에 설치되고 블럭 로오 어드레스신호(bxa0, bxa1)와 로컬 컬럼 어드레스신호(layj, layjz) 및 부스팅 제어신호(wlc)를 입력받아 디코딩하여 각각 위상이 상호 다른 복수의 워드라인 부스팅신호(Px0_j, Px1_jz, Px0_jz, Px1_jz)를 상기 서브 워드라인 드라이버(10)로 제공하는 워드라인 부스팅 드라이버(10) 및, 상기 메인 워드라인 드라이버(14)의 하측에 설치되고 블럭 로오 어드레스신호(bxa0, bxa1)와 로컬 컬럼 어드레스신호(layj, layjz) 및 부스팅 제어신호(wlc)를 입력받아 디코딩하여 각각 위상이 상호 다른 복수의 워드라인 부스팅신호(Px2_jz, Px3_jz, Px2_j, Px3_j)를 상기 서브 워드라인 드라이버(10)로 제공하는 워드라인 부스팅 드라이버(22)로 구성된다.4 is a configuration diagram of a row core circuit according to an exemplary embodiment of the present invention. The sub-cell array 18 is divided into a plurality of sub word lines with respect to a main word line, and cells are connected to each sub word line. The sub word line driver 10 installed at both sides of the cell array 18 to drive the sub word line, and receives and decodes the local row address signals lxai and lxaiz and the control signal xdp for disabling the word line. A main word line driver 14 for driving the main word line, a block row address signal bxa0 and bxa1, a local column address signal layj, layjz, and a boost A war that receives and decodes a control signal wlc and provides a plurality of word line boosting signals Px0_j, Px1_jz, Px0_jz, and Px1_jz, each having a different phase, to the sub wordline driver 10. It is installed under the line boosting driver 10 and the main word line driver 14, and inputs the block row address signals bxa0 and bxa1, the local column address signals layj and layjz, and the boosting control signal wlc. It is composed of a word line boosting driver 22 which receives and decodes and provides a plurality of word line boosting signals Px2_jz, Px3_jz, Px2_j, and Px3_j, which have different phases, to the sub wordline driver 10.
여기서, 상기 워드라인 부스팅 드라이버(20, 22)에서 출력되는 신호(Pxi)는 도 5a 및 도 5b와 같은 회로구성에 의해 생성되는데, 도 5a와 도 5b에 도시된 회로를 상호 동일하므로 도 5a에 도시된 회로에 대해서만 설명한다.Here, the signal Pxi output from the word line boosting drivers 20 and 22 is generated by a circuit configuration as shown in FIGS. 5A and 5B. Since the circuits shown in FIGS. Only the circuit shown will be described.
도 5a에 도시된 워드라인 부스팅 드라이버는 고전압단(Vpp)과 접지단 사이에 PMOS트랜지스터(P3)와 NMOS트랜지스터(N3)와 NMOS트랜지스터(N4) 및 NMOS트랜지스터(N5)가 상호 직렬로 접속되는데, 상기 PMOS 트랜지스터(P3)는 워드라인 부스팅신호(Pxi)를 디스에이블시키는 제어신호(wlc)에 의해 온/오프동작하고, 상기 NMOS트랜지스터(N3)는 로컬 컬럼 어드레스신호(layj)에 의해 온/오프동작하며, 상기 NMOS트랜지스터(N4)는 블럭 로오 어드레스신호(bxa0)에 의해 온/오프동작하며, 상기 NMOS트랜지스터(N5)는 블럭 로오 어드레스신호(bxa1)에 의해 온/오프동작하게 접속된다. 그리고, 상기 트랜지스터(P3, N3) 사이의 노드(A2)에는 인버터(I2)와 PMOS트랜지스터(P4)로 된 래치가 연결되어 그 래치를 통해 워드라인 부스팅신호(Pxi_j)를 출력한다.In the word line boosting driver illustrated in FIG. 5A, a PMOS transistor P3, an NMOS transistor N3, an NMOS transistor N4, and an NMOS transistor N5 are connected in series between a high voltage terminal Vpp and a ground terminal. The PMOS transistor P3 is turned on / off by a control signal wlc for disabling the word line boosting signal Pxi, and the NMOS transistor N3 is turned on / off by a local column address signal layj. The NMOS transistor N4 is turned on / off by a block row address signal bxa0, and the NMOS transistor N5 is connected to be turned on / off by a block row address signal bxa1. A latch formed of an inverter I2 and a PMOS transistor P4 is connected to a node A2 between the transistors P3 and N3 to output a word line boosting signal Pxi_j through the latch.
이어, 상기와 같이 구성된 본 발명의 실시예에 따른 로오 코어 회로의 동작에 대해 도 6의 동작타이밍도를 참조하여 설명하면 다음과 같다.Next, the operation of the ROH core circuit according to the embodiment of the present invention configured as described above will be described with reference to the operation timing diagram of FIG. 6.
먼저, 메인 워드라인 드라인버(14)에서는 로컬 로오 어드레스신호(lxai, lxaiz)와 제어신호(xdp)를 입력받아 디코딩하게 되고, 이때 그 메인 워드라인 드라이버(14)의 상부와 하부에 각각 위치한 워드라인 부스팅 드라이버(20, 22)는 입력되는 블럭로오 어드레스신호(bxa0, bxa1; 도 6a, 도 6b 참조)와 로컬 컬럼 어드레스신호(layj, layjz; 도 6c참조) 및 부스팅 제어신호(wlc)를 디코딩하게 된다.First, the main word line drawer 14 receives and decodes the local row address signals lxai and lxaiz and the control signal xdp, and is located at the top and bottom of the main word line driver 14, respectively. The word line boosting drivers 20 and 22 may include input block row address signals bxa0 and bxa1 (see FIGS. 6A and 6B), local column address signals (layj and layjz; see FIG. 6C) and a boosting control signal wlc. Will decode
상기 디코딩 결과에 따라 메인 워드라인 드라이버(14)는 메인 워드라인을 구동시키게 되고, 상기 워드라인 부스팅 드라이버(20)는 각각 위상이 상호 다른 복수의 워드라인 부스팅신호(Px0_j, Px1_j, Px0_jz, Px1_jz; 도 6d, 도 6e, 도 6h, 도 6i참조)를 상기 서브 워드라인 드라이버(10)로 제공하며, 상기 워드라인 부스팅 드라이버(22)는 각각 위상이 상호 다른 복수의 워드라인 부스팅신호(Px2_jz, Px3_jz, Px2_j, Px3_j; 도 6f, 도 6g, 도 6j, 또 6k참조)를 상기 서브 워드라인 드라이버(10)로 제공하게 된다. 여기서, 상기 워드라인 부스팅 드라이버(20)의 출력신호(Px0_jz, Px1_jz)와 워드라인 부스팅 드라이버(22)의 출력신호(Px2_jz, Px3_j)가 한쌍으로 하여 서브 워드라인 드라이버(10)에 제공되고, 상기 워드라인 부스팅 드라이버(20)의 출력신호(Px0_j, Px1_j)와 워드라인 부스팅 드라이버(22)의 출력신호(Px2_j, Px3_j)가 한쌍으로 하여 서브 워드라인 드라이버(10)에 제공된다.According to the decoding result, the main word line driver 14 drives the main word line, and the word line boosting driver 20 includes a plurality of word line boosting signals Px0_j, Px1_j, Px0_jz, and Px1_jz each having a different phase; 6D, 6E, 6H, and 6I) are provided to the sub wordline driver 10, and the wordline boosting driver 22 includes a plurality of wordline boosting signals Px2_jz and Px3_jz, each having a different phase. Px2_j, Px3_j (see FIGS. 6F, 6G, 6J, and 6K) are provided to the sub word line driver 10. Here, the output signals Px0_jz and Px1_jz of the word line boosting driver 20 and the output signals Px2_jz and Px3_j of the word line boosting driver 22 are provided to the sub word line driver 10 as a pair. The output signals Px0_j and Px1_j of the word line boosting driver 20 and the output signals Px2_j and Px3_j of the word line boosting driver 22 are provided to the sub word line driver 10 as a pair.
즉, 상기 워드라인 부스팅 드라이버(20)에서 출력되는 신호는 컬럼 정보가 있는 신호로 나누어서 출력된다. 다시 말해서, 종래 워드라인 부스팅 드라이버(12)에서 출력되는 신호(Px0, Px1)의 경우 본 발명의 실시예에서는 컬럼 어드레스정보(layj, layjz)를 받아 위상이 상호 다른 복수의 워드라인 부스팅신호(Px0_j, Px1_j, Px0_jz, Px1_jz)로 출력되고, 종래 워드라인 부스팅 드라이버(16)에서 출력되는 신호(Px2, Px3)의 경우 본 발명의 실시예에서는 컬럼 어드레스정보(layj, layjz)를 받아 위상이 상호 다른 복수의 워드라인 부스팅신호(Px2_jz, Px3_jz, Px2_j, Px3_j)로 출력된다.That is, the signal output from the word line boosting driver 20 is divided into a signal having column information and output. In other words, in the case of the signals Px0 and Px1 output from the conventional word line boosting driver 12, the word line boosting signals Px0_j having different phases by receiving column address information layj and layjz in the exemplary embodiment of the present invention. , Px1_j, Px0_jz, and Px1_jz, and the signals Px2 and Px3 output from the conventional word line boosting driver 16 are different in phase by receiving column address information (layj, layjz) in the embodiment of the present invention. A plurality of word line boosting signals Px2_jz, Px3_jz, Px2_j, and Px3_j are output.
그에 따라, 종래의 경우는 한 블럭내의 9개의 서브 워드라인 드라이버가 동시에 동작하였지만, 본 발명의 실시예에서는 한번에 4개 혹은 5개의 서브 워드라인 드라이버(10)만 구동하게 된다. 즉, 워드라인을 구동시키되 컬럼 어드레스정보를 받아 들이는 곳만 구동시키게 되어 구동되는 영역이 작게 된다.Accordingly, in the conventional case, nine sub word line drivers in one block are operated simultaneously, but in the embodiment of the present invention, only four or five sub word line drivers 10 are driven at a time. In other words, the word line is driven, but only the place where the column address information is received is driven, thereby reducing the driving area.
이상 설명한 바와 같은 본 발명에 의하면, 코어 홀의 워드라인 부스팅 드라이버가 컬럼 어드레스정보를 받아들여 부스팅신호를 출력함에 따라 컬럼 액세스되는 서브 블럭만 구동시키게 되므로, 전력소모를 반으로 줄일 수 있을 뿐만 아니라 디코딩방법에 따라 더 적게 줄일 수 있게 된다.According to the present invention as described above, since the word line boosting driver of the core hole receives the column address information and outputs the boosting signal, only the sub-block accessed by the column is driven, thereby reducing power consumption in half and decoding method. This can be reduced less.
한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.On the other hand, the present invention is not limited only to the above-described embodiments, but may be modified and modified without departing from the scope of the present invention.
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