KR20010002499A - Data input/output controller for multi bank - Google Patents

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Abstract

PURPOSE: A device for controlling data input/output in multi-banks is provided to control data input/output so that a dynamic memory for reading or writing several data per a DQ can be used for an ECC(Error Correction Code) for a large capacity memory system. CONSTITUTION: A device for controlling data input/output in multi-banks includes a first through nth column decoders(140-144), a first through n-th sense amplifiers(150,152,158,160,166,168) and s first through nth switching units(130-134). The device has a plurality of banks(102-110) respectively consisting of a first through nth cell arrays(110-114,120-124). Each column decoder generates a column selection signal selecting a responding cell among the cell arrays in response to an external column address and a first complementary control address. Each sense amplifier senses a level of input/output data in response to the first complementary control address and a second complementary control address and amplifies the sensed result. Each switching unit switches in response to the second complementary control address and the column selection signal so that the input/output data can be inputted or outputted to a corresponding sense amplifier.

Description

멀티 뱅크에서 데이타 입/출력 제어 장치{Data input/output controller for multi bank}Data input / output controller for multi bank

본 발명은 반도체 메모리의 데이타 입/출력에 관한 것으로서, 특히, 대용량 메모리에 응용 가능한 멀티 뱅크에서 데이타 입/출력 제어 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to data input / output of a semiconductor memory, and more particularly, to a data input / output control apparatus in a multi-bank applicable to a large capacity memory.

지금까지의 메모리 장치는 넓은 대역폭을 구현하기 위해, 동작 주파수를 증가시키는 방향으로 발전되어 왔으며, 그 추세는 두가지로 구분될 수 있다.Until now, memory devices have been developed to increase operating frequencies in order to realize wide bandwidths, and the trend can be divided into two types.

첫째는, 메모리의 데이타 버스 수를 증가시켜 단위 시간당 많은 양의 데이타를 많은 수의 데이타 버스들을 통해 기입/독출하는 방법이며, 지금까지의 대부분의 다이나믹 램(DRAM)이 여기에 해당한다. 대표적인 것으로서, 예를 들면, 확장 데이타 출력(EDO:Extended Data Output) DRAM이나 동기식 DRAM(SDRAM) 따위가 있다.The first method is to increase the number of data buses in memory to write / read a large amount of data per unit time through a large number of data buses. This is the case with most dynamic RAMs (DRAM). Representative examples include extended data output (EDO) DRAM and synchronous DRAM (SDRAM).

두번째는, 메모리의 데이타 버스를 최소화하고 단위 시간내에 단위 데이타 버스에서 많은 량의 데이타를 기입/독출하는 방법이며, 대표적인 것으로서, 램 버스(Rambus) DRAM이 있다.The second is a method of minimizing the data bus of the memory and writing / reading a large amount of data from the unit data bus within a unit time, and a representative one is a RAM bus DRAM.

램 버스 DRAM은 기본적으로 패킷 방식의 프로토콜을 사용하여 명령과 데이타를 함께 전송하며, 400㎒의 주파수를 갖는 클럭 신호를 사용하여 현재 1.6GByte/s의 대역폭을 구현한다. 램 버스 DRAM의 내부 구성 및 동작을 살펴보면 100㎒이하의 동작 주파수에서 동작하는 부분과 100㎒이상 ∼ 400㎒이하의 동작 주파수에서 동작하는 부분으로 양분될 수 있다. 따라서, 외부적으로 400㎒의 주파수를 갖는 클럭 신호에 동기시켜 데이타를 DRAM에 기입하거나 DRAM으로부터 독출시키기 위해서 기입/독출 데이타를 칩 내부에서 프리 페치(prefetch)해야 한다. 이 때, 기입시에는 직렬데이타를 병렬로 프리페치하고, 독출시에는 병렬 데이타를 직렬로 프리페치한다. 또한, 프리페치하는 수단에 DRAM의 데이타를 제공하기 위한 DRAM내의 데이타 경로수는 128(x16) 또는 144(x18)개가 필요하게 되며, 현재의 램 버스 DRAM이 여기에 해당한다. 즉, 데이타 출력 단자(DQ) 한개당 8개의 데이타가 동시에 기입 또는 독출된다.RAM bus DRAMs basically use a packet-based protocol to transfer commands and data together. The RAM bus DRAM uses a clock signal with a frequency of 400 MHz to achieve a bandwidth of 1.6 GByte / s. Looking at the internal configuration and operation of the RAM bus DRAM can be divided into a part that operates at an operating frequency of 100MHz or less and a part that operates at an operating frequency of 100MHz to 400MHz. Therefore, in order to write data to or read data from a DRAM in synchronization with a clock signal having a frequency of 400 MHz, write / read data must be prefetched inside the chip. At this time, serial data is prefetched in parallel when writing, and parallel data is prefetched in series when reading. In addition, the number of data paths in the DRAM for providing the data of the DRAM to the means for prefetching requires 128 (x16) or 144 (x18), which is the current RAM bus DRAM. That is, eight data per data output terminal DQ are simultaneously written or read out.

한편, 고급 서버(high-end server)와 같은 대용량 메모리 시스템의 경우, 시스템의 에러를 최소화하기 위해서, 칩 세트내에 에러 정정 코드(ECC:Error Correction Code) 장치를 구현하고 있다. ECC 장치를 이용해서 시스템에서 발견된 에러를 수정하기 위해서 기본적으로 DRAM의 DQ 한개당 한개의 데이타가 독출 또는 기입되어야 한다.Meanwhile, in a large memory system such as a high-end server, an error correction code (ECC) device is implemented in a chip set in order to minimize the error of the system. In order to correct errors found in the system using an ECC device, basically one data per DQ of DRAM must be read or written.

그러나, 종래의 멀티 뱅크에서 데이타 입/출력 제어 장치는 ECC 장치를 요구하는 대용량 메모리 시스템에 적용될 경우, 램 버스 DRAM과 같이 DQ당 여러개의 데이타를 기입 또는 독출시키는 메모리에는 사용될 수 없는 문제점이 있었다.However, in the conventional multi-bank, when the data input / output control device is applied to a large-capacity memory system requiring an ECC device, there is a problem that the data input / output control device cannot be used for a memory that writes or reads multiple data per DQ, such as a RAM bus DRAM.

본 발명이 이루고자 하는 기술적 과제는, 램 버스 DRAM과 같이 DQ당 여러개의 데이타를 기입/독출시키는 다이나믹 메모리가 대용량 메모리 시스템을 위한 ECC 장치를 위해 사용될 수 있도록 데이타의 입/출력을 제어하는 멀티 뱅크에서 데이타 입/출력 제어 장치를 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention provides a multi-bank for controlling input / output of data such that a dynamic memory for writing / reading multiple data per DQ, such as a RAM bus DRAM, can be used for an ECC device for a large memory system. To provide a data input / output control device.

도 1은 종래의 멀티 뱅크에서 데이타 입/출력 장치를 설명하기 위한 도면이다.1 is a view for explaining a data input / output device in a conventional multi-bank.

도 2는 본 발명에 의한 멀티 뱅크에서 데이타 입/출력 장치의 블럭도이다.2 is a block diagram of a data input / output device in a multi-bank according to the present invention.

도 3은 도 2에 도시된 스위칭부를 설명하기 위한 본 발명에 의한 바람직한 일실시예의 회로도이다.3 is a circuit diagram of a preferred embodiment of the present invention for explaining the switching unit shown in FIG.

상기 과제를 이루기 위해, 제1 ∼ 제N 셀 어레이들로 각각이 이루어진 다수개의 뱅크들을 갖는 본 발명에 의한 멀티 뱅크 데이타 입/출력 제어 장치는, 각각이, 외부로부터 입력된 컬럼 어드레스 및 상보형 제1 제어 어드레스에 응답하여 해당하는 상기 셀 어레이들 각각에 포함된 해당 셀을 선택하는 컬럼 선택 신호를 발생하는 제1 ∼ 제N 컬럼 디코더들과, 각각은, 입/출력 데이타의 레벨을 상기 상보형 제1 제어 어드레스 및 상보형 제2 제어 어드레스에 응답하여 감지하고, 감지된 결과를 증폭하여 출력하는 제1 ∼ 제2N 센스 증폭기들 및 각각이, 선택된 상기 해당 셀로/로부터 상기 입/출력 데이타가 해당하는 상기 센스 증폭기로부터/로 입/출력되도록 상기 상보형 제2 제어 어드레스 및 상기 컬럼 선택 신호에 응답하여 스위칭되는 제1 ∼ 제N 스위칭 수단들으로 구성되고, 상기 제1 ∼ 상기 제2N 센스 증폭기들은 각각이 상보형인 상기 제1 및 상기 제2 제어 어드레스들에 응답하여 동작하고, 대용량 모드에서 상기 제어 장치로부터 제1 소정 갯수의 데이타가 출력되고 대용량 모드 이외의 모드에서 상기 제어 장치로부터 제2 소정 갯수(＞상기 제1 소정 갯수)의 데이타들이 출력되도록 상보형 상기 제1 및 상기 제2 제어 어드레스들이 발생되는 것이 바람직하다.In order to achieve the above object, the multi-bank data input / output control apparatus according to the present invention having a plurality of banks each consisting of the first to the N-th cell array, each of the column address and complementary type input from the outside First through N-th column decoders for generating a column selection signal for selecting a corresponding cell included in each of the corresponding cell arrays in response to one control address, and each of the first and Nth column decoders complements the level of input / output data. The first to second N sense amplifiers which sense in response to a first control address and a complementary second control address, and amplify and output the detected result, and each of the input / output data corresponds to / from the selected cell. First through N-th switching means switched in response to the complementary second control address and the column select signal to input / output from / to the sense amplifier. And the first to second N sense amplifiers operate in response to the first and second control addresses, each of which is complementary, and output a first predetermined number of data from the control device in a high capacity mode. And the complementary first and second control addresses are generated such that a second predetermined number (> the first predetermined number) of data is output from the control device in a mode other than the large capacity mode.

본 발명을 설명하기에 앞서, 종래의 멀티 뱅크에서 데이타 입/출력 장치의 구성 및 동작을 다음과 같이 설명한다.Prior to explaining the present invention, the configuration and operation of a data input / output device in a conventional multi-bank will be described as follows.

도 1은 종래의 멀티 뱅크에서 데이타 입/출력 장치를 설명하기 위한 도면으로서, i개의 뱅크들(bank0 ∼ banki), 컬럼 디코더(C/D:Column Decoder)들(30, 32, 34 및 36), bank0와 각 컬럼 디코더 사이에 마련되는 복수개의 트랜지스터들, 센스 증폭기(S/A:Sense Amplifier)들(40, 42, 44, 46, 48, 50, 52 및 54) 및 구동부(driver)들(60, 62, 64, 66, 68, 70, 72 및 74)로 구성된다. 여기서, 각 뱅크는 4개의 셀 어레이들로 이루어진다.FIG. 1 is a diagram for describing a data input / output device in a conventional multi-bank, and includes i banks bank0 to banki and column decoders C / D (Column Decoders) 30, 32, 34, and 36. , a plurality of transistors, sense amplifiers (S / A) 40, 42, 44, 46, 48, 50, 52, and 54 provided between bank0 and each column decoder, and drivers ( 60, 62, 64, 66, 68, 70, 72 and 74). Here, each bank consists of four cell arrays.

도 1에 도시된 종래의 멀티 뱅크 데이타 입/출력 장치는 뱅크당 여러개의 입/출력 (IO)라인들을 기입/독출하는 구조를 가진다. 즉, 각 뱅크의 메모리 블럭(또는 셀 어레이)(10, 12, 14, 16, ..., 18, 20, 22 또는 24)당 2쌍의 IO라인이 연결되며, 각 뱅크에는 메모리 블럭이 4개가 모여 8쌍의 IO라인 데이타를 동시에 입/출력하는 DQi의 구성이 보여진다. 즉, 뱅크(bank0)는 4개의 메모리들(18, 20, 22 및 24)로 구성되고 뱅크(banki) 역시 4개의 메모리들(10, 12, 14 및 16)로 구성된다. 이 때, DQi당 컬럼 디코더(C/D)가 메모리 블럭당 한개 존재하여 모두 4개의 컬럼 디코더들(30, 32, 34 및 36)이 마련된다. 각 컬럼 디코더는 입력한 컬럼 어드레스를 디코딩하여 DQi당 한개의 글로벌 컬럼 선택 라인(GCSL:Global Column Selection line)을 선택하며, 글로벌 컬럼 선택 라인(GCSL)은 도 1에 도시된 바와 같이 모든 뱅크들(bank0, ... 및 banki)이 공유한다.The conventional multi-bank data input / output device shown in FIG. 1 has a structure for writing / reading several input / output (IO) lines per bank. That is, two pairs of IO lines are connected to each bank of memory blocks (or cell arrays) 10, 12, 14, 16, ..., 18, 20, 22, or 24, and each bank has four memory blocks. The configuration of DQi is shown where dogs gather together to input / output eight pairs of IO line data simultaneously. That is, the bank bank0 is composed of four memories 18, 20, 22, and 24, and the bank bank is also composed of four memories 10, 12, 14, and 16. At this time, there is one column decoder (C / D) per DQi per memory block, so that all four column decoders 30, 32, 34, and 36 are provided. Each column decoder decodes the input column address to select one global column selection line (GCSL) per DQi, and the global column selection line (GCSL) is shown in all banks as shown in FIG. bank0, ... and banki).

한편, IO 라인은 국부 IO(LIO:Local Inupt Output)라인과 글로벌 IO(GIO:Global IO) 라인으로 구분되며 LIO 라인은 메모리 블럭당 존재하고, GIO 라인은 모든 뱅크들이 공유하는 구성을 갖는다. 또한, LIO 라인과 GIO 라인을 스위칭하기 위한 스위치가 LIO 라인과 GIO 라인 사이에 트랜지스터 형태로 존재한다. 스위치는 선택된 뱅크 어드레스(CAO)의 제어를 받게 된다. 따라서, 도 1에 도시된 종래의 멀티 뱅크 데이타 입/출력 장치는 컬럼 어드레스가 주어지면, DQi당 한개의 GCSL이 선택되어지고 컬럼 뱅크 어드레스에 의해 선택되어진 뱅크의 LIO 라인과 GIO 라인 사이에 해당하는 트랜지스터를 턴 온시킴으로 DQi 한개당 8개의 데이타가 동시에 기입 또는 독출되어진다.On the other hand, the IO line is divided into a local IO (LIO) line and a global IO (GIO) line, and the LIO line exists per memory block, and the GIO line has a configuration shared by all banks. In addition, a switch for switching the LIO line and the GIO line exists in the form of a transistor between the LIO line and the GIO line. The switch is controlled by the selected bank address CAO. Therefore, in the conventional multi-bank data input / output device shown in FIG. 1, if a column address is given, one GCSL per DQi is selected and corresponds to between the LIO line and the GIO line of the bank selected by the column bank address. By turning on the transistor, eight data per DQi can be written or read simultaneously.

이와 같이, 도 1에 도시된 종래의 멀티 뱅크 데이타 입/출력 장치는 DQi당 8개의 데이타가 독출 또는 기입되어지도록 고정되어 있기 때문에 대용량 메모리 시스템에 적용될 수 없다. 이는, DQ 한개당 1개의 데이타만이 기입 또는 독출되어야 ECC 장치가 그 기능을 실행할 수 있기 때문이다. 또한, 종래의 멀티 뱅크 데이타 입/출력 장치는 DQi 한개당 8개의 데이타를 기입 또는 독출함으로써 8쌍의 LIO 라인 및 GIO 라인들 모두에서 전류를 소모하게 되어 있다. 즉, 대용량 메모리 시스템에서 DQi당 한개의 데이타만을 기입 또는 독출하면 됨에도 불구하고 8쌍의 GIO 라인과 LIO 라인중에서 7쌍의 GIO 라인과 LIO 라인들에서 불필요하게 전류가 소모된다. 특히, LIO라인과 GIO라인의 기생 커패시턴스 및 접합 커패시턴스가 상당히 큼으로 인해 전류 소모는 대용량 메모리 시스템의 데이타 기입 또는 독출시 더욱 커지게 된다.As described above, the conventional multi-bank data input / output device shown in FIG. 1 cannot be applied to a large-capacity memory system because eight data per DQi are fixed to be read or written. This is because only one data per DQ can be written or read so that the ECC device can execute its function. In addition, the conventional multi-bank data input / output device consumes current in both of the eight pairs of LIO lines and GIO lines by writing or reading eight data per DQi. That is, although only one data per DQi needs to be written or read in a large-capacity memory system, current is unnecessarily consumed in seven pairs of GIO lines and LIO lines among eight pairs of GIO lines and LIO lines. In particular, the parasitic and junction capacitances of the LIO and GIO lines are so large that the current consumption becomes larger when data is written or read in a large memory system.

이하, 본 발명에 의한 멀티 뱅크에서 데이타 입/출력 장치의 구성 및 동작을 첨부한 도면을 참조하여 다음과 같이 설명한다.Hereinafter, the configuration and operation of a data input / output device in a multi-bank according to the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명에 의한 멀티 뱅크에서 데이타 입/출력 장치의 블럭도로서, 제1 ∼ 제i 뱅크들(102 ∼ 100), 제1, 제2, ... 및 제N 스위칭부들(130, 132, ... 및 134), 제1, 제2, ... 및 제N 컬럼 디코더들(140, 142, ... 및 144), 제1, 제2, 제3, 제4, ..., 제2N-1 및 제2N-2 센스 증폭기(S/A:Sense Amplifier)들(150, 152, 158, 160, ..., 166 및 168) 및 제1, 제2, 제3, 제4, ..., 제2N-1 및 제2N 구동부들(154, 156, 162, 164, ..., 170 및 172)로 구성된다. 여기서, 제1 뱅크(102)는 N개의 셀 어레이들(120, 122, ... 및 124)로 구성되고, 제i 뱅크(100) 역시 N개의 셀 어레이들(110, 112, ... 및 114)로 구성된다.2 is a block diagram of a data input / output device in a multi-bank according to the present invention, and includes first to i-th banks 102 to 100, first, second, ..., and N-th switching units 130. 132, ..., and 134), first, second, ..., and Nth column decoders 140, 142, ..., and 144; first, second, third, fourth, ... 2N-1 and 2N-2 Sense Amplifiers (S / A) 150, 152, 158, 160, ..., 166 and 168 and the first, second, third and third 4, ..., 2N-1 and 2N drivers 154, 156, 162, 164, ..., 170 and 172. Here, the first bank 102 is composed of N cell arrays 120, 122,..., And 124, and the i-th bank 100 also includes N cell arrays 110, 112,. 114).

도 2에 도시된 제1 ∼ 제N 컬럼 디코더들(140, 142, ... 및 144)중 하나인 제K(1≤K≤N) 컬럼 디코더는 외부로부터 입력된 컬럼 어드레스(미도시) 및 상보형 제1 제어 어드레스(A1 ∼ AN/2 및 A1B ∼ AN/2B)에 응답하여 각 뱅크의 K번째 셀 어레이에 포함된 해당 셀을 선택하는 컬럼 선택 신호(GCSL)를 발생한다. 예를 들어, N=4인 경우, 제1 컬럼 디코더(140)는 외부로부터 입력된 컬럼 어드레스 및 상보형 제1 제어 어드레스(A1)에 응답하여 셀 어레이들(120, ... 및 110) 각각에 포함된 해당하는 셀을 선택한다.A K (1≤K≤N) column decoder, which is one of the first through Nth column decoders 140, 142, ..., and 144 shown in FIG. 2, has a column address (not shown) input from the outside and In response to the complementary first control addresses A1 to AN / 2 and A1B to AN / 2B, a column select signal GCSL for selecting the corresponding cell included in the K-th cell array of each bank is generated. For example, when N = 4, the first column decoder 140 may respectively respond to the cell arrays 120,... And 110 in response to a column address and a complementary first control address A1 input from the outside. Select the corresponding cell included in.

이 때, 제1, 제2, 제3, 제4, ..., 제2N-1 및 제2N 센스 증폭기들(150, 152, 158, 160, ..., 166 및 168) 각각은 입/출력 데이타의 레벨을 감지하고, 감지된 결과를 증폭하여 출력한다. 여기서, 입/출력 데이타는 외부로부터 센스 증폭기로 입력된 데이타 또는 선택된 셀로부터 외부로 출력될 데이타를 의미한다. 여기서, 제1, 제2, 제3, 제4, ..., 제2N-1 및 제2N 구동부들(154, 156, 162, 164, ..., 170 및 172) 각각은 외부로부터 입력된 데이타나 외부로 출력될 데이타의 구동 능력을 향상시켜 출력하는 역할을 한다.In this case, each of the first, second, third, fourth, ..., 2N-1 and 2N sense amplifiers 150, 152, 158, 160, ..., 166, and 168 is input / output. Detect the level of output data, amplify the detected result and output it. Here, the input / output data means data input to the sense amplifier from the outside or data to be output to the outside from the selected cell. Here, each of the first, second, third, fourth, ..., 2N-1 and 2N driving units 154, 156, 162, 164, ..., 170, and 172 is input from the outside. This function improves the driving ability of data and data to be output to the outside.

한편, 제1, 제2, ... 및 제N 스위칭부들(130, 132, ... 및 134)중 하나인 제K 스위칭부는 선택된 해당 셀로/로부터 입/출력 데이타가 해당하는 센스 증폭기로부터/로 입/출력되도록 상보형 제2 제어 어드레스(A0 및 AOB) 및 컬럼 선택 신호에 응답하여 스위칭된다. 즉, 제1 스위칭부(130)는 상보형 제2 제어 어드레스(AO 및 A0B) 및 컬럼 선택 신호에 응답하여 스위칭되어, 각 뱅크의 첫번째 셀 어레이들(110 ∼ 120) 각각에서 해당하는 셀로 센스 증폭기로부터의 입력 데이타가 출력되도록 하거나 해당하는 셀로부터의 출력 데이타가 해당 센스 증폭기로 출력되도록 한다.On the other hand, the K-th switching unit, which is one of the first, second, ..., and N-th switching units 130, 132, ..., and 134, has input / output data to / from a selected corresponding cell from a sense amplifier. Are switched in response to the complementary second control addresses A0 and AOB and the column select signal to be input / output into the. That is, the first switching unit 130 is switched in response to the complementary second control addresses AO and A0B and the column selection signal, so that the corresponding cell sense amplifiers in each of the first cell arrays 110 to 120 of each bank. Allows input data from the output to be output or output data from the corresponding cell to the corresponding sense amplifier.

도 3은 도 2에 도시된 스위칭부를 설명하기 위한 본 발명에 의한 바람직한 일실시예의 회로도로서, K번째 셀 어레이(200) 및 제1, 제2, 제3, 제4, 제5, 제6, 제7, 제8, 제9, 제10, 제11 및 제12 NMOS 트랜지스터들(MN1, MN2, MN3, MN4, MN5, MN6, MN7, MN8, MN9, MN10, MN11 및 MN12)로 구성되는 제K 스위칭부(202)로 이루어진다.FIG. 3 is a circuit diagram of a preferred embodiment according to the present invention for explaining the switching unit shown in FIG. 2, wherein the K-th cell array 200 and the first, second, third, fourth, fifth, sixth, K, consisting of seventh, eighth, ninth, tenth, eleventh, and twelfth NMOS transistors MN1, MN2, MN3, MN4, MN5, MN6, MN7, MN8, MN9, MN10, MN11, and MN12 It consists of a switching unit 202.

도 3에 도시된 제K 스위칭부(202)에서, 제1 및 제9 NMOS 트랜지스터들(MN1 및 MN9)은 각각의 게이트로 인가되는 제2 제어 어드레스(AO)에 응답하여 턴 온되고, 글로벌 컬럼 선택 신호(GCSL)에 응답하여 제5 NMOS 트랜지스터(MN5)가 턴 온될 때, 상보형 비트 라인(B/LB)의 데이타를 상보형 글로벌 입/출력 라인(GIOOB)을 통해 출력한다. 이와 비슷하게, 제2 및 제10 NMOS 트랜지스터들(MN2 및 MN10)은 각각의 게이트로 인가되는 제2 제어 어드레스(AO)에 응답하여 턴 온되고, 글로벌 컬럼 선택 신호(GCSL)에 응답하여 제6 NMOS 트랜지스터(MN6)가 턴 온될 때, 비트 라인(B/L)의 데이타를 글로벌 입/출력 라인(GIOO)을 통해 출력한다.In the K-th switching unit 202 illustrated in FIG. 3, the first and ninth NMOS transistors MN1 and MN9 are turned on in response to a second control address AO applied to each gate, and a global column. When the fifth NMOS transistor MN5 is turned on in response to the selection signal GCSL, the data of the complementary bit line B / LB is output through the complementary global input / output line GIO O B. Similarly, the second and tenth NMOS transistors MN2 and MN10 are turned on in response to the second control address AO applied to their respective gates, and the sixth NMOS in response to the global column select signal GCSL. When the transistor MN6 is turned on, the data of the bit line B / L is output through the global input / output line GIO O.

마찬가지로, 제3 및 제11 NMOS 트랜지스터들(MN3 및 MN11)은 각각의 게이트로 인가되는 반전된 제2 제어 어드레스(AOB)에 응답하여 턴 온되고, 글로벌 컬럼 선택 신호(GCSL)에 응답하여 제7 NMOS 트랜지스터(MN7)가 턴 온될 때, 상보형 비트 라인(B/LB)의 데이타를 상보형 글로벌 입/출력 라인(GIO1B)을 통해 출력한다. 이와 비슷하게, 제4 및 제12 NMOS 트랜지스터들(MN4 및 MN12)은 각각의 게이트로 인가되는 반전된 제2 제어 어드레스(AOB)에 응답하여 턴 온되고, 글로벌 컬럼 선택 신호(GCSL)에 응답하여 제8 NMOS 트랜지스터(MN8)가 턴 온될 때, 비트 라인(B/L)의 데이타를 글로벌 입/출력 라인(GIO1)을 통해 출력한다.Similarly, the third and eleventh NMOS transistors MN3 and MN11 are turned on in response to the inverted second control address AOB applied to their respective gates, and in response to the global column select signal GCSL. When the NMOS transistor MN7 is turned on, data of the complementary bit line B / LB is output through the complementary global input / output line GIO 1 B. Similarly, the fourth and twelfth NMOS transistors MN4 and MN12 are turned on in response to the inverted second control address AOB applied to their respective gates, and in response to the global column select signal GCSL. 8 When the NMOS transistor MN8 is turned on, the data of the bit line B / L is output through the global input / output line GIO 1 .

한편, 제1, 제2, 제3, 제4, ..., 제2N-1 및 제2N 센스 증폭기들(150, 152, 158, 160, ..., 166 및 168) 각각은 상보형인 제1 및 제2 제어 어드레스들(A0, AOB, A1, A1B, ..., AN-1 및 AN-1B)중 하나의 어드레스에 응답하여 동작한다. 여기서, 제1 제어 어드레스(A1 ∼ AN/2 및 A1B ∼ AN/2B) 및 상보형 제2 제어 어드레스(A0 및 AOB)들은 대용량 모드에서 도 2에 도시된 본 발명에 의한 데이타 입/출력 제어 장치로부터 한개의 데이타만 출력되고, 대용량 모드 이외의 모드에서 복수개의 데이타들이 출력되도록 발생된다.Meanwhile, each of the first, second, third, fourth, ..., 2N-1 and 2N sense amplifiers 150, 152, 158, 160, ..., 166, and 168 may be complementary. It operates in response to one of the first and second control addresses A0, AOB, A1, A1B, ..., AN-1 and AN-1B. Here, the first control addresses A1 to AN / 2 and A1B to AN / 2B and the complementary second control addresses A0 and AOB are the data input / output control apparatus according to the present invention shown in FIG. 2 in the large capacity mode. Is generated so that only one data is outputted, and a plurality of data are output in a mode other than the large capacity mode.

즉, 도 2에 도시된 본 발명에 의한 멀티 뱅크에서 데이타 입/출력 제어 장치는 고급 서보와 같은 대용량 메모리 시스템을 위해 적용될 때, 즉, 대용량 모드에서 추가적인 어드레스인 제1 및 제2 제어 어드레스들에 의해 하나의 데이타만을 DQ를 통해 출력한다. 그러나, 중용량 저용량의 메모리를 위해 사용될 때 즉, 대용량 모드가 아닌 모드에서 제1 및 제2 제어 어드레스들과 무관하게 도 2에 도시된 장치는 도 1에 도시된 종래의 장치와 동일한 동작을 수행한다.That is, the data input / output control apparatus in the multi-bank according to the present invention shown in FIG. 2 is applied to the first and second control addresses which are additional addresses in the large capacity mode when applied for a large memory system such as an advanced servo. Only one data is output through DQ. However, the device shown in FIG. 2 performs the same operation as the conventional device shown in FIG. 1 regardless of the first and second control addresses when used for a medium capacity low memory, i.e., in a mode other than the high capacity mode. .

예를 들어, N=4인 경우, 대용량 모드가 아닌 모드에서 A0, A1, A2를 무정의(don't care)하여 A0와 AOB를 동시에 인에이블시키고, A1, A1B, A2, A2B를 모두 인에이블시키도록 함으로써, 도 2에 도시된 본 발명에 의한 장치는 DQ당 8개의 데이타를 기입 또는 독출하는 것이 가능하다. 한편, 대용량 모드에서, 기입 또는 독출 전류를 최소화하기 위해서 A0, A0B, A1, A1B, A2, A2B에 의해 각각의 센스 증폭기와 구동부가 제어되어 한개의 데이타만이 출력되도록 함으로써, 8개의 라인들중에 7개의 라인들에서 소모되는 불필요한 전류의 소모를 방지할 수 있도록 한다. 즉, 대용량 모드에서는 A0와 A0B가 최상위 비트(MSB)로 동작하여 A0와 AOB가 독립적으로 제어되고, 대용량 모드가 아닌 모드에서는 A0와 AOB를 동시에 인에이블 또는 디스에이블시킨다. 이와 마찬가지로, A1, A1B, A2, A2B 역시 모드의 종류에 따라서 인에이블 또는 디스에이블된다.For example, if N = 4, A0, A1, A2 are enabled at the same time in non-high-capacity mode, enabling A0 and AOB simultaneously, and A1, A1B, A2, and A2B are both By enabling, the apparatus according to the present invention shown in Fig. 2 is capable of writing or reading eight data per DQ. On the other hand, in the high-capacity mode, each sense amplifier and driver are controlled by A0, A0B, A1, A1B, A2, and A2B in order to minimize the write or read current so that only one data is output. It is possible to prevent unnecessary current consumption in seven lines. That is, in the high-capacity mode, A0 and A0B operate as the most significant bit (MSB) so that A0 and AOB are controlled independently. In the non-high-capacity mode, A0 and AOB are enabled or disabled at the same time. Similarly, A1, A1B, A2 and A2B are also enabled or disabled depending on the type of mode.

이상에서 설명한 바와 같이, 본 발명에 의한 멀티 뱅크에서 데이타 입/출력 제어 장치는 대용량의 아닌 모드에서 DQ당 여러개의 데이타를 기입/독출시키는 램 버스 DRAM의 정상 동작(normal operation)을 특성적으로 악화됨이 없이 종래와 동일하게 수행할 수 있을 뿐만 아니라 대용량 모드에서 하나의 데이타만이 기입 또는 독출되도록 하기 때문에 기입/독출 전류를 줄일 수 있으며, 동기식 DRAM 및 기타 DRAM 제품의 바이트 제어를 용이하게 하는 효과가 있다.As described above, the data input / output control apparatus in the multi-bank according to the present invention deteriorates the normal operation of the RAM bus DRAM that writes / reads multiple data per DQ in a non-capacity mode. In addition to performing the same operation as before, the write / read current can be reduced because only one data is written or read in the high-capacity mode, and the byte control of synchronous DRAM and other DRAM products is facilitated. have.

Claims (2)

제1 ∼ 제N 셀 어레이들로 각각이 이루어진 다수개의 뱅크들을 갖는 멀티 뱅크 데이타 입/출력 제어 장치는,A multi-bank data input / output control apparatus having a plurality of banks each consisting of first to N-th cell arrays, 각각이, 외부로부터 입력된 컬럼 어드레스 및 상보형 제1 제어 어드레스에 응답하여 해당하는 상기 셀 어레이들 각각에 포함된 해당 셀을 선택하는 컬럼 선택 신호를 발생하는 제1 ∼ 제N 컬럼 디코더들;First to N-th column decoders each of which generates a column selection signal for selecting a corresponding cell included in each of the corresponding cell arrays in response to a column address and a complementary first control address inputted from the outside; 각각은, 입/출력 데이타의 레벨을 상기 상보형 제1 제어 어드레스 및 상보형 제2 제어 어드레스에 응답하여 감지하고, 감지된 결과를 증폭하여 출력하는 제1 ∼ 제2N 센스 증폭기들; 및Each of: first to second N sense amplifiers that sense a level of input / output data in response to the complementary first control address and the complementary second control address, and amplify and output the detected result; And 각각이, 선택된 상기 해당 셀로/로부터 상기 입/출력 데이타가 해당하는 상기 센스 증폭기로부터/로 입/출력되도록 상기 상보형 제2 제어 어드레스 및 상기 컬럼 선택 신호에 응답하여 스위칭되는 제1 ∼ 제N 스위칭 수단들을 구비하고,First to Nth switching, each switched in response to the complementary second control address and the column select signal such that the input / output data to / from the selected corresponding cell is input / output to / from the corresponding sense amplifier; With means, 상기 제1 ∼ 상기 제2N 센스 증폭기들은 각각이 상보형인 상기 제1 및 상기 제2 제어 어드레스들에 응답하여 동작하고, 대용량 모드에서 상기 제어 장치로부터 제1 소정 갯수의 데이타가 출력되고 대용량 모드 이외의 모드에서 상기 제어 장치로부터 제2 소정 갯수(＞상기 제1 소정 갯수)의 데이타들이 출력되도록 상보형 상기 제1 및 상기 제2 제어 어드레스들이 발생되는 것을 특징으로 하는 멀티 뱅크에서 데이타 입/출력 제어 장치.The first to second N sense amplifiers operate in response to the first and second control addresses, each of which is complementary, and output a first predetermined number of data from the control device in a large capacity mode, Complementary first and second control addresses are generated so that a second predetermined number (> the first predetermined number) of data is output from the control device in a mode. . 제1 항에 있어서, 상기 제K(1≤K≤N) 스위칭 수단은,According to claim 1, wherein the K (1≤K≤N) switching means, 상기 상보형 제2 제어 어드레스 또는 상기 컬럼 선택 신호를 입력하는 게이트, 상기 선택된 해당하는 셀과 상기 해당하는 센스 증폭기 사이에 직렬 연결되는 드레인 및 소스를 갖는 다수개의 MOS 트랜지스터들을 구비하는 것을 특징으로 하는 멀티 뱅크에서 데이타 입/출력 장치.And a plurality of MOS transistors having a gate for inputting the complementary second control address or the column select signal, a drain and a source connected in series between the selected corresponding cell and the corresponding sense amplifier. Data input / output device in the bank.
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