KR20010002448A - Method of determining critical flatness for semiconductor wafer - Google Patents
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Abstract
Description
본 발명은 반도체 제조 공정에 영향을 미치지 않는 반도체 웨이퍼의 임계 평평도를 결정하는 방법에 관한 것이다.The present invention relates to a method for determining the critical flatness of a semiconductor wafer that does not affect the semiconductor manufacturing process.
반도체 제조에 사용되는 웨이퍼(wafer)가 갖추어야 할 특성 가운데 웨이퍼의 평평도(Flatness)는 포토리소그라피(photolithography) 공정과 밀접한 관련이 있다. 즉, 웨이퍼의 표면이 균일하지 않다면 빛에 노출되는 정도가 달라서 후속 공정에 영향을 미치게 된다.The flatness of the wafer is closely related to the photolithography process among the characteristics of the wafer used in semiconductor manufacturing. In other words, if the surface of the wafer is not uniform, the degree of exposure to light is different, affecting subsequent processes.
최근 고밀도 집적화된 반도체의 개발이 앞당겨짐에 따라 웨이퍼의 평평도는 더욱 중요하게 고려되고 있다. 예를 들어, 256메가 DRAM(Dynamic Random Access Memory)에서는 디자인 룰(design rule)이 0.21μm로 세밀해짐에 따라 웨이퍼의 임계 평평도(critical flatness)를 재조정해야 하는 필요성이 대두되고 있다.As the development of high-density integrated semiconductors has recently advanced, the flatness of wafers is considered more important. For example, with 256 mega DRAM (Dynamic Random Access Memory), as the design rule becomes finer at 0.21 μm, the necessity to readjust the critical flatness of the wafer is on the rise.
따라서, 본 발명의 목적은 반도체 제조 공정에 영향을 미치지 않는 반도체 웨이퍼의 임계 평평도를 결정하는 방법을 제공하는데 있다.Accordingly, it is an object of the present invention to provide a method for determining the critical flatness of a semiconductor wafer that does not affect the semiconductor manufacturing process.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 웨이퍼의 임계 평평도를 결정하기 위한 수순들을 보여주는 흐름도; 그리고1 is a flow chart showing the procedures for determining the critical flatness of a semiconductor wafer in accordance with a preferred embodiment of the present invention; And
도 2는 평평도와 레벨링 수행 정도의 상관 관계의 일 예를 보여주는 그래프이다.2 is a graph showing an example of a correlation between flatness and leveling performance.
상술한 바와 같은 본 발명의 목적을 달성하기 위한 본 발명의 특징에 의하면, 반도체 장치의 임계 평평도를 결정하는 방법은: 서로 다른 평평도를 가지는 N 개의 그룹들과, 상기 각 그룹들은 동일한 평평도를 가지는 기판들을 준비한다. 상기 기판들에 대하여 하나의 반도체 제조 공정을 수행한다. 상기 기판들 각각의 평평도(SBIR)를 측정한다. 다음 포토 스테퍼에서 상기 기판들 각각에 대한 레벨링 수행 정도(SFPR)를 측정한다. 상기 기판들 각각의 평평도(SBIR) 및 레벨링 수행 정도(SFPR)들의 상관 관계를 계산한 후 상기 단계들을 반복한다. 상기 상관 관계로부터 임계 평평도를 결정한다.According to a feature of the present invention for achieving the object of the present invention as described above, the method for determining the critical flatness of a semiconductor device comprises: N groups having different flatness, and each of the groups is the same flatness Prepare substrates having a. One semiconductor manufacturing process is performed on the substrates. The flatness (SBIR) of each of the substrates is measured. Next, the leveling performance (SFPR) of each of the substrates is measured in a photo stepper. The above steps are repeated after calculating the correlation between the flatness (SBIR) and the leveling performance (SFPR) of each of the substrates. The critical flatness is determined from the correlation.
이와 같은 방법에 의해서, 반도체 제조 공정에 영향을 미치지 않는 반도체 웨이퍼의 임계 평평도를 결정할 수 있다.By such a method, the critical flatness of the semiconductor wafer which does not affect the semiconductor manufacturing process can be determined.
(실시예)(Example)
이하 본 발명에 따른 실시예를 첨부된 도면 도 1 내지 도 2를 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 바람직한 실시예에 따른 반도체 웨이퍼의 임계 평평도를 결정하기 위한 수순들을 보여주는 흐름도이다.1 is a flowchart showing the procedures for determining the critical flatness of a semiconductor wafer according to a preferred embodiment of the present invention.
단계 10에서는 동일한 평평도를 가지는 25개씩 기판들을 하나의 그룹으로 하여 모두 4 개의 그룹 즉, 100개의 기판들을 준비한다.In step 10, all four groups, that is, 100 substrates are prepared, with 25 substrates having the same flatness as one group.
웨이퍼의 평평도를 측정하는 장비 가운데 ADE는 평평도 STIR(Site Total Indicate Reading)을 측정할 수 있다. STIR에는 웨이퍼 전면의 평평도인 SBIR과 웨이퍼 후면의 평평도인 SFQR이 있다.Among the instruments that measure wafer flatness, ADE can measure flatness, site total indicator reading (STIR). STIR includes SBIR, the flatness on the front of the wafer, and SFQR, the flatness on the back of the wafer.
예컨대, 상기 그룹들의 평평도(SBIR)는 그룹 A가 0.1μm미만, 그룹 B는 0.1 ~ 0.2μm, 그룹 C는 0.2 ~ 0.3μm, 그리고 그룹 D는 0.4μm이상이다.For example, the flatness (SBIR) of the groups is less than 0.1μm group A, 0.1 ~ 0.2μm group B, 0.2 ~ 0.3μm group C and 0.4μm or more group D.
단계 12에서는, 상기 기판들 각각의 평평도(SBIR)를 상기 ADE 장비로 측정한다.In step 12, the flatness (SBIR) of each of the substrates is measured by the ADE equipment.
단계 14에서는, 상기 기판들 상에 각각 게이트 산화막을 형성한 후, 단계 16에서 상기 게이트 산화막이 형성된 기판들 각각의 평평도(SBIR)를 측정한다. 또한, 포토 스테퍼(photo stepper)에서 상기 기판들 각각의 평평도의 분균일로 생기는 FPD(Focal Point Deviation)를 보상하기 위해 레벨링(leveling)을 수행하는 정도인 SFPR을 측정한다. 다음, 상기 평평도 SBIR 및 SFPR의 상관 관계(correlation)를 계산한다.In step 14, after forming a gate oxide film on each of the substrates, in step 16, the flatness (SBIR) of each of the substrates on which the gate oxide film is formed is measured. In addition, SFPR, which is a level to which leveling is performed in order to compensate for the FPD (Focal Point Deviation) caused by the uniformity of the flatness of each of the substrates in the photo stepper, is measured. Next, the correlation between the flatness SBIR and SFPR is calculated.
단계 18에서는 상기 기판의 게이트 산화막 상에 실리콘질화막(SiN)을 형성한다.In step 18, a silicon nitride film (SiN) is formed on the gate oxide film of the substrate.
단계 20에서는 상기 실리콘질화막이 형성된 기판들 각각의 평평도(SBIR)를 측정한다. 또한, 포토 스테퍼에서 레벨링을 수행하는 정도인 SFPR를 측정한다. 다음, 상기 평평도(SBIR) 및 레벨링 수행 정도(SFPR)의 상관 관계를 계산한다.In operation 20, the flatness SBIR of each of the substrates on which the silicon nitride layer is formed is measured. In addition, SFPR, which is a degree of leveling in the photo stepper, is measured. Next, the correlation between the flatness (SBIR) and the leveling performance (SFPR) is calculated.
단계 22에서는, 상기 기판들 가운데 일부 즉, 각 그룹들의 절반인 12~13개씩에 대해 USG 어닐링(annealing)을 수행한다.In step 22, USG annealing is performed on some of the substrates, that is, 12 to 13 pieces, which are half of each group.
단계 24에서 상술한 바와 동일한 방법으로 평평도(SBIR) 및 레벨링 수행 정도(SFPR)를 각각 측정한다. 다음 상기 평평도(SBIR)와 상기 레벨링 수행 정도(SFPR)의 상관 관계를 계산한다.In step 24, flatness (SBIR) and leveling performance (SFPR) are respectively measured in the same manner as described above. Next, the correlation between the flatness (SBIR) and the leveling performance (SFPR) is calculated.
단계 26에서는, 상기 USG 어닐링을 수행한 기판들과 상기 USG 어닐링을 수행하지 않은 나머지 기판들 모두에 PE(Plasma Enhanced)-TEOS(Tetra-Ethylortho-Silicate)를 수행한다.In step 26, Plasma Enhanced (TE) -TEOS (Tetra-Ethylortho-Silicate) is performed on both the substrates on which the USG annealing is performed and the remaining substrates on which the USG annealing is not performed.
단계 28에서는 상술한 바와 동일한 방법으로 평평도(SBIR)와 상기 레벨링 수행 정도(SFPR)를 각각 측정한다. 다음 상기 평평도(SBIR)와 상기 레벨링 수행 정도(SFPR)의 상관 관계를 계산한다.In step 28, the flatness (SBIR) and the leveling performance (SFPR) are respectively measured in the same manner as described above. Next, the correlation between the flatness (SBIR) and the leveling performance (SFPR) is calculated.
계속해서 단계 30에서는, 상기 SBIR과 SFPR들 각각의 상관 관계를 그래프로 나타내어 임계 평평도(critical flatness)를 결정한다. 상기 임계 평평도를 구하는 방법은 도 2를 참조하여 설명한다.Subsequently, in step 30, the correlation between each of the SBIR and SFPRs is graphed to determine critical flatness. The method for obtaining the critical flatness will be described with reference to FIG. 2.
도 2는 평평도와 레벨링 수행 정도의 상관 관계의 일 예를 보여주는 그래프이다.2 is a graph showing an example of a correlation between flatness and leveling performance.
도 2에 있어서, x 축은 평평도(SBIR)이고, y 축은 레벨링 수행 정도(SFPR)을 나타내며, 단위는 μm이다. 도면에 도시된 바와 같이, 평평도(SBIR)가 약 1 ~ 0.5μm일 때까지는 평평와 레벨링 수행 정도와의 상관 관계를 알 수 없으나, 평평도(SBIR)가 2μm인 시점에서부터는 레벨링 수행 정도(SFPR)와 비례 관계가 있음을 알 수 있다. 상기 평평도(SBIR)와 레벨링 수행 정도(SFPR)의 상관 관계를 수학식으로 나타내면 다음과 같다.In FIG. 2, the x axis is flatness (SBIR), the y axis is leveling performance (SFPR), and the unit is μm. As shown in the figure, the correlation between flatness and leveling performance is not known until flatness (SBIR) is about 1 to 0.5μm, but the leveling performance degree (SFPR) from the time when flatness (SBIR) is 2μm It can be seen that there is a proportional relationship with). The correlation between the flatness (SBIR) and the leveling performance degree (SFPR) is represented as follows.
상기 수학식 1에서, x(즉, SBIR) 값이 증가하면, y(즉, SFPR) 값도 증가하게 된다. 따라서, SBIR이 특정값(이 실시예에서는 2μm) 이상이 되면, 포토 스테퍼의 레벨링(leveling)을 수행 정도가 증가하게 되고, 포토리소그라피 공정을 수행할 때 정상적인 공정을 수행할 수 없게 된다. 즉, SBIR이 특정값(2μm) 이상인 웨이퍼는 반도체 제조 공정에 악영항을 미치는 것으로 판단할 수 있다.In Equation 1, when x (ie, SBIR) increases, y (ie, SFPR) increases. Therefore, when the SBIR is greater than or equal to a specific value (2 μm in this embodiment), the degree of performing the leveling of the photo stepper is increased, and the normal process cannot be performed when the photolithography process is performed. That is, it can be determined that a wafer having an SBIR greater than or equal to a specific value (2 μm) adversely affects the semiconductor manufacturing process.
사용자는 도 2에 도시된 바와 같은 그래프를 보고, 임계 평평도(이 실시예에서는 2μm)를 결정한다. 상기 임계 평평도는 공정에 영향을 미치지 않는 평평도의 최대값이 된다.The user looks at the graph as shown in FIG. 2 and determines the critical flatness (2 μm in this example). The critical flatness is the maximum value of flatness that does not affect the process.
이 실시예에서는 PE-TEOS 형성 공정 후 기판의 평평도(SBIR) 및 레벨링 수행 정도(SFPR)를 측정하고 임계 평평도를 결정하였으나, 일반적인 반도체 제조 공정 전부를 수행한 후 임계 평평도를 결정할 수 있다. 단, 하나의 반도체 제조 공정을 수행한 후에는 평평도(SBIR) 및 레벨링 수행 정도(SFPR)를 측정한다.In this embodiment, the substrate flatness (SBIR) and leveling performance (SFPR) of the substrate are measured and the critical flatness is determined after the PE-TEOS formation process. . However, after one semiconductor manufacturing process, flatness (SBIR) and leveling performance (SFPR) are measured.
예시적인 바람직한 실시예를 이용하여 본 발명을 설명하였지만, 본 발명의 범위는 개시된 실시예에 한정되지 않는다는 것이 잘 이해될 것이다. 오히려, 본 발명의 범위에는 다양한 변형예들 및 그 유사한 구성들을 모두 포함될 수 있도록 하려는 것이다. 따라서, 청구범위는 그러한 변형 예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.While the invention has been described using exemplary preferred embodiments, it will be understood that the scope of the invention is not limited to the disclosed embodiments. Rather, the scope of the present invention is intended to include all of the various modifications and similar configurations. Accordingly, the claims should be construed as broadly as possible to cover all such modifications and similar constructions.
이상과 같은 본 발명에 의하면, 반도체 제조 공정에 영향을 미치지 않는 웨이퍼의 임계 평평도를 결정할 수 있다.According to the present invention as described above, the critical flatness of the wafer that does not affect the semiconductor manufacturing process can be determined.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019990022261A KR20010002448A (en) | 1999-06-15 | 1999-06-15 | Method of determining critical flatness for semiconductor wafer |
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| KR1019990022261A KR20010002448A (en) | 1999-06-15 | 1999-06-15 | Method of determining critical flatness for semiconductor wafer |
Publications (1)
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| KR20010002448A true KR20010002448A (en) | 2001-01-15 |
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Country Status (1)
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| KR (1) | KR20010002448A (en) |
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1999
- 1999-06-15 KR KR1019990022261A patent/KR20010002448A/en not_active Application Discontinuation
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