KR20000076030A

KR20000076030A - Flat semiconductor device and power converter employing the same

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Publication number: KR20000076030A
Application number: KR1019997008118A
Authority: KR
Inventors: 히로노리 고다마; 마사히로 나가스; 히로까즈 이노우에; 야스오 오소네; 시게따 우에다; 가즈지 야마다
Original assignee: 가나이 쓰토무; 가부시키가이샤 히타치세이사쿠쇼
Priority date: 1999-09-07
Filing date: 1997-03-26
Publication date: 2000-12-26

Abstract

평면형 패키지에 내장되는 복수의 반도체 칩 상의 제어 전극으로부터 인출하는 제어 전극 배선, 및 이것을 주전극 배선과 절연하기 위한 절연용 부재가, 평면형 패키지 내에서의 각 반도체 칩의 위치 결정을 겸하는 기능을 갖는다. 또한 일체형의 제어 전극 배선망을 패키지의 공통 전극 내부에 수납하고, 이것에 각 반도체 칩의 제어 전극으로부터의 상기 인출 전극을 접속함으로써, 대단히 많은 게이트 신호 배선의 처리를 간소화한다.The control electrode wirings drawn out from the control electrodes on the plurality of semiconductor chips embedded in the planar package, and the insulating member for insulating the main electrode wirings, have a function of serving as positioning of each semiconductor chip in the planar package. Further, the integrated control electrode wiring network is housed inside the common electrode of the package, and the extraction electrodes from the control electrodes of the respective semiconductor chips are connected to this, thereby simplifying the processing of a great deal of gate signal wiring.

Description

Planar semiconductor device and power conversion device using the same {FLAT SEMICONDUCTOR DEVICE AND POWER CONVERTER EMPLOYING THE SAME}

반도체 일렉트로닉스 기술을 구사하여 주 회로 전류를 제어하는 파워 일렉트로닉스 기술은 폭넓은 분야에서 응용되며, 또한 그의 적용이 확대되고 있는 중이다. 특히 최근, MOS 게이트로의 입력 신호에 의해 주 전류를 제어하는 MOS 제어 디바이스인 절연 게이트형 바이폴라 트랜지스터(이하 IGBT라 한다)나 MOS형 전계 효과 트랜지스터(이하 MOSFET라 한다) 등이 주목되고 있고, 예를 들면 IGBT는 파워 스위칭 디바이스로서 모터 PWM 제어 인버터의 응용 등에 폭넓게 사용되고 있다.Power electronics technology using semiconductor electronics to control the main circuit current is applied in a wide range of applications, and its application is expanding. In particular, in recent years, attention has been paid to an insulated gate bipolar transistor (hereinafter referred to as IGBT), an MOS field effect transistor (hereinafter referred to as MOSFET), which is a MOS control device that controls the main current by an input signal to the MOS gate. For example, IGBT is widely used as a power switching device for application of motor PWM control inverter.

이와 같은 MOS 제어 디바이스에서는, 반도체 칩의 제1 주면 상에 주 전극(에미터 전극), 및 제어 전극(게이트 전극)이 나란히 형성되고, 제2 주면측에는 또 한쪽의 주 전극(컬렉터 전극)이 형성된다. 따라서, 이것들을 패키징하는 경우에는 제1 주면 상의 주 전극, 및 제어 전극을 각각 분리하여 외부 도출 단자를 통하여 인출할 필요가 있다. 그래서, 종래의 모듈 구조라 불리는 IGBT 등의 패키지 형태에서는, 일반적으로 방열체 겸용의 금속 베이스 상에 반도체 칩의 제2 주면의 주 전극을 직접 접착함과 동시에, 제1 주면 상의 주 전극(에미터 전극), 및 제어 전극(게이트 전극)은 패키지에 장비된 에미터, 및 게이트용 외부 도출 단자와의 사이를 알루미늄 등의 도선으로 와이어 본딩하여 패키지 외부로 인출하고 있다. 최근에는 칩의 대형화와 더불어 점점 대용량화가 요구되는 경향에 있고, 용량의 확대를 꾀하기 위하여 복수(몇 개∼10개 정도)의 IGBT 칩을 동일 패키지 내에 늘어놓고, 이들 전극을 와이어 본딩에 의해 상호 병렬 접속한 모듈 구조 패키지가 개발되고 있다. 그러나, 이와 같은 모듈형 패키지의 경우, 소자 내부에서 발생한 열이 패키지의 한쪽 면, 즉 금속 베이스 상에 직접 마운팅한 컬렉터측에서만 달아나기 때문에, 일반적으로 열저항이 커서, 탑재할 수 있는 칩의 발열량 또는 전류 용량에 제한이 있었다. 또한, 전류 용량이 커짐에 따라 에미터 전극에 접속하는 본딩 와이어의 라인 수도 많아지기 때문에, 내부 배선 인덕턴스가 증대하며, 이에 따라 스위칭 동작시에 큰 서지가 발생하는 문제도 커지고 있다. 또는, 소자수가 많아짐에 따라 본딩하는 도선의 배선이 복잡해져서, 용량 내에서의 단선, 단락 등이 발생하기 쉬워지거나, 또는 와이어 도선이 가늘기 때문에 큰 전류를 흘렸을 때에 열에 의한 단선 등도 발생하기 쉬워진다.In such a MOS control device, a main electrode (emitter electrode) and a control electrode (gate electrode) are formed side by side on the first main surface of the semiconductor chip, and another main electrode (collector electrode) is formed on the second main surface side. do. Therefore, when packaging these, it is necessary to separate the main electrode and the control electrode on the 1st main surface, respectively, and to draw out through the external lead-out terminal. Therefore, in a package form such as an IGBT called a conventional module structure, the main electrode of the second main surface of the semiconductor chip is directly adhered to the metal base which is generally used as a heat sink and at the same time, the main electrode (emitter electrode) on the first main surface. ) And the control electrode (gate electrode) are wire-bonded between the emitter equipped in the package and the external lead-out terminal for the gate with a conductor such as aluminum to be drawn out of the package. In recent years, there has been a tendency for larger capacities and larger capacities to be demanded. In order to increase capacity, a plurality of IGBT chips are arranged in the same package, and these electrodes are mutually parallel by wire bonding. Connected modular structure packages are being developed. However, in the case of such a modular package, since the heat generated inside the device runs only on one side of the package, that is, on the collector side mounted directly on the metal base, the heat resistance of the chip that can be mounted is large because the thermal resistance is large. Or there was a limit on the current capacity. In addition, as the current capacity increases, the number of lines of bonding wires connected to the emitter electrode also increases, so that the internal wiring inductance increases, thereby increasing the problem that a large surge occurs during the switching operation. Alternatively, as the number of elements increases, the wiring of the bonding conductor to be complicated becomes more likely to cause disconnection, short circuit, etc. within the capacitance, or the disconnection due to heat when a large current flows due to the thinner wire conductor is likely to occur. .

상기 문제를 해결하는 방법으로서, IGBT를 평면형의 패키지 내에 내장하고, 그 주면에 형성된 에미터 전극, 컬렉터 전극을 각각 패키지측에 설치한 상하 전극판에 면 접촉시켜 인출하도록 한 가압 접촉 구조의 패키지가 제안되어 있다.As a method for solving the above problems, a package having a pressurized contact structure in which an IGBT is embedded in a flat package, and the emitter electrode and the collector electrode formed on the main surface thereof are brought into surface contact with the upper and lower electrode plates provided on the package side, respectively. It is proposed.

예를 들면, 후지지호우(富士時報), Vol.69, No.5(1996)에서는 12개의 반도체 칩(9개의 IGBT와 3개의 다이오드)을 탑재한 내전압 2.5㎸, 전류 용량 1㎄의 평면형 IGBT 패키지가, 또한 특개평7-94673호 공보에서는 5개의 IGBT와 1개의 다이오드를 나란히 내장한 평면형 IGBT 패키지가 개시되어 있다. 이 패키지 구조의 대표적인 예를 제17도에 도시하였다. 각 칩(1, 2)의 제2 주면(컬렉터측)은 패키지의 공통 전극판(Cu : 8) 상에 설치된 1매의 전극용 기판(Mo : 61)에 납땜(62)되고, 제1 주면(에미터측)은 칩마다 분리된 개별 컨택트 단자체(Mo : 63, 64)를 통하여 패키지의 공통 전극판(Cu : 7)에 접속되는 구조로 되어 있다. 각 반도체 칩의 패키지 내에서의 위치 결정은 상기 전극용 기판(Mo : 61) 상에서의 칩 마운팅 영역 주위에 형성한 슬릿(65)에, 위치 결정 가이드(66)를 끼워 넣고 소정 위치에 기립 상태로 고정 지지함으로써 행하고 있다. 즉, 이 위치 결정 가이드(66)를 외부 프레임 가이드로서 반도체 칩(1, 2) 및 컨택트 단자체(63, 64)를 정위치로 유지한다. 각 반도체 칩의 제어 전극(게이트 전극)은 컬렉터 전극용 기판(61)의 주연부에 설치된 배선 베이스(67) 상의 배선망(68)에 와이어 본딩(69)으로 접속되어 있다. 또한, 컨택트 단자체(63)에는 이 와이어와의 접촉을 피하기 위하여 오목 형태의 절결부(notch)가 형성되어 있다.For example, in Fuji Jiho, Vol. 69, No. 5 (1996), a planar IGBT with a withstand voltage of 2.5 kV with 12 semiconductor chips (9 IGBTs and 3 diodes) and a current capacity of 1 kW In addition, Japanese Patent Application Laid-Open No. 7-94673 discloses a planar IGBT package in which five IGBTs and one diode are mounted side by side. A representative example of this package structure is shown in FIG. The second main surface (collector side) of each chip 1, 2 is soldered 62 to one electrode substrate Mo (61) provided on the common electrode plate Cu: 8 of the package, and the first main surface. (Emitter side) is structured to be connected to the common electrode plate Cu: 7 of the package through the individual contact terminal bodies Mo: 63 and 64 separated for each chip. Positioning in the package of each semiconductor chip is made by standing the positioning guide 66 in a slit 65 formed around the chip mounting region on the electrode substrate Mo (61) in a standing position. This is done by fixed support. In other words, the positioning guides 66 are used as external frame guides to hold the semiconductor chips 1 and 2 and the contact terminal bodies 63 and 64 in position. The control electrode (gate electrode) of each semiconductor chip is connected by wire bonding 69 to the wiring network 68 on the wiring base 67 provided at the periphery of the collector electrode substrate 61. In addition, the contact terminal body 63 is formed with a recessed notch in order to avoid contact with the wire.

한편, 특개평8-88240호 공보에서는, 실시예에 21개의 반도체 칩(9개의 IGBT와 12개의 다이오드)를 탑재한 평면형 IGBT 패키지가 개시되어 있다. 이 패키지 구조의 대표적인 예를 제18도에 도시하였다. 각 칩(1, 2)의 제2 주면(컬렉터측)은 패키지의 공통 전극판(Cu : 8) 상에 설치된 1매의 전극용 기판(Mo : 61)에 탑재되고, 제1 주면(에미터측)은 칩마다 분리된 개별적인 압접판(Mo : 63, 64)을 통하여 패키지의 공통 전극판(Cu : 7)에 접속하는 구조로 되어 있다. 각 반도체 칩의 패키지 내에서의 위치 결정은, 각 반도체 칩에 설치된 칩 프레임(70)을 이용하여 행해지고 있다. 즉, 각 반도체 칩의 외주부에 개별 칩 프레임(70)을 장착하고, 그 칩 프레임을 서로 맞대어 각 칩을 동일 평면에 배열하고, 또한 외부 프레임(71)에서 배열된 칩의 최외주를 둘러싸고 최종적으로 각 칩의 위치를 결정한다. 각 칩 프레임은 칩의 고정과 압접판(63, 64)의 고정을 가능하게 하고, 외부 프레임(71)은 게이트 전극(4)의 위치 관계를 정확하게 하고 있다. 각 반도체 칩의 게이트 전극부(4)에는 프루브(72)의 선단이 접촉되어 있고, 이것에 소켓(73)을 이용하여 접속된 칩마다의 게이트 리드선(74)에 의해 패키지 외주부로 개별적으로 배선된다. 한편, 에미터측 전극판(7)의 내표면(압접면)에는 칩끼리 접하는 부분(반도체 칩과 대향하는 부분의 주위)에 홈(75)이 형성되고, 이 홈(75)에 상기 복수의 게이트 리드(74)를 배치하고 있다.On the other hand, Japanese Patent Application Laid-Open No. 8-88240 discloses a planar IGBT package in which 21 semiconductor chips (9 IGBTs and 12 diodes) are mounted in the embodiment. A representative example of this package structure is shown in FIG. The second main surface (collector side) of each chip 1, 2 is mounted on one electrode substrate (Mo: 61) provided on the common electrode plate Cu: 8 of the package, and the first main surface (emitter side). ) Is connected to the common electrode plate (Cu: 7) of the package through separate pressure contact plates (Mo: 63, 64) separated for each chip. Positioning in the package of each semiconductor chip is performed using the chip frame 70 provided in each semiconductor chip. That is, the individual chip frame 70 is mounted on the outer periphery of each semiconductor chip, the chip frames are opposed to each other, and the respective chips are arranged in the same plane, and the outermost periphery of the chips arranged in the outer frame 71 is finally surrounded. Determine the location of each chip. Each chip frame enables the fixing of the chip and the fixing of the pressure contact plates 63 and 64, and the outer frame 71 makes the positional relationship of the gate electrode 4 accurate. The tip of the probe 72 is in contact with the gate electrode portion 4 of each semiconductor chip, and is individually wired to the package outer peripheral portion by the gate lead wire 74 for each chip connected to the gate electrode portion 4 using the socket 73. . On the other hand, a groove 75 is formed in the inner surface (pressure contact surface) of the emitter side electrode plate 7 (a portion around the portion facing the semiconductor chip) in contact with the chips, and the plurality of gates are formed in the groove 75. The lead 74 is arrange | positioned.

상기와 같이 평면형 패키지 구조에 따르면, 종래의 모듈형 패키지에 비하여 1) 주전극의 접속이 와이어 본딩이 아니기 때문에 접속 신뢰성이 향상하고, 2) 접속 도체의 인덕턴스 및 저항이 적어지며, 3) 반도체 칩을 양면에서 냉각할 수 있기 때문에 냉각 효율을 높일 수 있는 등의 개선을 꾀할 수 있다.According to the planar package structure as described above, compared to the conventional modular package, 1) connection reliability is improved because the connection of the main electrode is not wire bonding, 2) the inductance and resistance of the connection conductor is reduced, and 3) the semiconductor chip. Since it can cool on both surfaces, improvement, such as cooling efficiency, can be aimed at.

그러나, 대용량화하기 위해 병렬 접속하는 반도체 칩의 수가 더욱 많아진 경우, 즉 동일 패키지에 실장되는 반도체 소자의 수가 수십개 내지 백개 이상에 이르는 대단히 대용량이고 대형의 패키지의 경우에는, 상기 공지예의 패키지 방식으로는 각 칩의 정확한 위치 결정이 어려워지거나, 처리해야 할 게이트 배선의 라인수가 대단히 많아지기 때문에 게이트 배선의 처리가 곤란해 진다. 또한, 배선 인덕턴스에 의한 게이트 회로의 노이즈 발생 등의 문제도 무시할 수 없게 된다. 또한 고내압의 요구에 응하기 위하여 칩의 내압을 올리면, 일반적으로 발열이 커져서, 패키지를 구성하는 부재 간의 열팽창 차에 따른 위치 변동 등의 영향이 더욱 혹독해 진다. 따라서, 고내압이고 대전류 용량인 대형 패키지의 실현은 특히 곤란하다.However, when the number of semiconductor chips connected in parallel increases in order to increase the capacity, that is, in the case of a very large and large package in which the number of semiconductor elements mounted in the same package is several tens to one hundred or more, the package method of the above known example is used. Accurate positioning of the chip becomes difficult or the number of lines of the gate wiring to be processed becomes very large, which makes the processing of the gate wiring difficult. In addition, problems such as generation of noise in the gate circuit due to wiring inductance cannot be ignored. In addition, when the internal pressure of the chip is raised in order to meet the demand of high breakdown voltage, heat generation generally increases, and the effects of positional fluctuation due to the difference in thermal expansion between members constituting the package become more severe. Therefore, the realization of a large package with high breakdown voltage and large current capacity is particularly difficult.

본 발명은 상기의 점을 감안하여 이루어진 것으로, 복수개의 반도체 칩을 하나의 평면 패키지에 내장한 평면형 반도체 장치를 대상으로, 제1 목적은 대단히 많은 칩의 위치 결정을 대형의 평면형 패키지 내에서 정밀도 높고 간편하며 저비용으로 행하는 방법을 제공하는 것이고, 제2 목적은 많은 칩을 내장한 패키지의 게이트 신호 배선의 처리를 간소화, 고신뢰화하는 것이다. 또한 제3의 목적은 상기와 같이 얻어진 반도체 장치를 이용한, 특히 대용량의 시스템에 적합한 전력 변환 장치를 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in view of the above, and a first object is to target a planar semiconductor device having a plurality of semiconductor chips in one planar package. It is to provide a simple and low-cost method, and a second object is to simplify and high reliability the processing of the gate signal wiring of a package containing many chips. It is also a third object to provide a power conversion device suitable for a large capacity system using the semiconductor device obtained as described above.

발명의 개시Disclosure of the Invention

상기 제1 목적은, 각 반도체 칩 상의 제어 전극으로부터 인출하는 제어 전극 배선, 및 이것을 주 전극 배선과 절연하기 위한 절연용 부재에, 평면형 패키지 내에서의 각 반도체 칩의 위치 결정을 겸하는 기능을 부여함으로써 실현할 수 있다. 바람직하게는, 반도체 칩의 제1 주전극에 끼워 장착한 중간 전극에 관통홀, 또는 노치를 형성하고, 상기 각 반도체 칩 상의 제어 전극으로부터 인출하는 제어 전극 배선을 주전극 배선과 절연하기 위한 절연용 부재가, 이 중간 전극에 형성된 관통홀(또는 노치)과, 제1 주전극에 대향하는 공통 전극판에 형성된 홀(또는 홈)을 연결함으로써, 반도체 칩의 제어 전극으로부터의 제어 전극 배선 인출과, 상기 중간 전극과 공통 전극판의 상호 위치를 소정 위치로 결정하는 기능을 겸하는 구조로 함으로써 실현할 수 있다.The first object is to provide a control electrode wiring which is drawn out from the control electrode on each semiconductor chip, and an insulating member for isolating the main electrode wiring to serve as a function of positioning each semiconductor chip in the planar package. It can be realized. Preferably, the insulator for forming a through-hole or notch in the intermediate electrode fitted to the first main electrode of the semiconductor chip, and insulates the control electrode wiring from the control electrode on each semiconductor chip with the main electrode wiring; The member connects the through-hole (or notch) formed in this intermediate electrode with the hole (or groove) formed in the common electrode plate opposite to the first main electrode, thereby drawing out the control electrode wiring from the control electrode of the semiconductor chip, It can be realized by having a structure that also serves as a function of determining the mutual position of the intermediate electrode and the common electrode plate at a predetermined position.

또한 제2 목적인 각 반도체 칩으로부터 인출해야 할 다수의 제어 전극 배선의 처리에 관해서는, 제어 전극 배선망을 패키지의 공통 전극 내부에 수납하고, 이것에 각 반도체 칩의 제어 전극으로부터의 인출 전극을 접속함으로써 해결할 수 있다. 보다 바람직하게는 상기 패키지의 공통 전극 내부에 형성한 제어 전극 배선망이 일체형인 것, 공통 전극의 표면의 홈내부에 형성되어 있는 것, 이 홈이 대향하는 반도체 칩상의 제어 전극 위치에 대응하는 위치를 관통하도록 형성되어 있는 것, 또한 상기 제어 전극 배선망의 상기 인출 전극과 전기적으로 접속하는 면이 반도체 칩측을 향하여 형성되어 있는 것 등이 효과적이다.Moreover, regarding the process of many control electrode wiring which should be drawn out from each semiconductor chip which is a 2nd objective, a control electrode wiring network is accommodated in the common electrode of a package, and the lead-out electrode from the control electrode of each semiconductor chip is connected to this. This can be solved. More preferably, the control electrode wiring network formed inside the common electrode of the package is integral, formed in the groove of the surface of the common electrode, and the position corresponding to the position of the control electrode on the opposing semiconductor chip. And a surface electrically connected to the lead electrode of the control electrode wiring network to the semiconductor chip side is effective.

또한, 본 발명에 의한 MOS 제어 디바이스(예를 들면 IGBT)의 다칩 내장 고내압, 대전류 용량의 평면형 반도체 장치를 이용함으로써, 종래 고내압, 대전류 용량의 분야에서 사용되어 온 GTO 등을 이용한 전력 변환 장치에 비해, 장치의 용적, 코스트를 대폭적으로 삭감한 대용량 전력 변환 장치를 실현할 수 있다.In addition, by using a multi-chip high breakdown voltage and high current capacity planar semiconductor device of a MOS control device (eg, IGBT) according to the present invention, a power conversion device using a GTO or the like which has been used in the field of high breakdown voltage and high current capacity in the related art. In comparison, a large-capacity power converter with a significant reduction in the volume and cost of the device can be realized.

본 발명은 복수의 반도체 칩을 병렬로 접속하여 하나의 패키지에 내장한 평면형 반도체 장치, 및 그것을 이용한 전력 변환 장치에 관한 것이다.The present invention relates to a planar semiconductor device in which a plurality of semiconductor chips are connected in parallel and embedded in one package, and a power converter using the same.

도 1은 본 발명의 제1 실시예에 대한 반도체 장치의 단면도.1 is a cross-sectional view of a semiconductor device in accordance with a first embodiment of the present invention.

도 2는 중간 전극의 형상을 도시한 도.2 illustrates the shape of an intermediate electrode.

도 3은 제1 실시예에 이용한 공통 전극을 반도체 칩 측에서 본 평면도.3 is a plan view of the common electrode used in the first embodiment as seen from the semiconductor chip side.

도 4는 본 발명의 제어 전극 배선망의 평면도.4 is a plan view of a control electrode network of the present invention.

도 5는 본 발명의 제2 실시예에 따른 반도체 장치의 제어 전극 배선망에 평행한 단면도.5 is a cross-sectional view parallel to the control electrode network of the semiconductor device according to the second embodiment of the present invention.

도 6은 본 발명의 제3 실시예에 따른 반도체 장치의 제어 전극 배선망에 평행한 단면도.6 is a cross-sectional view parallel to the control electrode network of the semiconductor device according to the third embodiment of the present invention.

도 7은 본 발명의 제4 실시예에 따른 반도체 장치의 제어 전극 배선망에 평행한 단면도.7 is a cross-sectional view parallel to the control electrode network of the semiconductor device according to the fourth embodiment of the present invention.

도 8은 도 7에 이용한 인출 핀의 제조 방법 및 입체 구조를 도시한 도.FIG. 8 is a view showing a manufacturing method and a three-dimensional structure of the extracting pin used in FIG. 7; FIG.

도 9는 본 발명의 반도체 장치를 이용한 1 브릿지분(分)의 구성 회로도.9 is a configuration circuit diagram of one bridge using the semiconductor device of the present invention.

도 10은 도 9의 3상 브리지를 4 다중화한 자여(自勵)식 변환기의 구성도.FIG. 10 is a configuration diagram of a self-excited transducer obtained by multiplexing three three-phase bridges of FIG. 9; FIG.

도 11은 본 발명의 반도체 장치를 직렬로 실장한 스택 구조를 도시한 평면도.Fig. 11 is a plan view showing a stack structure in which the semiconductor device of the present invention is mounted in series.

도 12는 도 11의 스택을 2개 실장한 모듈 구조를 도시한 도.FIG. 12 illustrates a module structure in which two stacks of FIG. 11 are mounted.

도 13은 도 12의 모듈 구조의 입체도.13 is a three-dimensional view of the module structure of FIG.

도 14는 도 13의 모듈 구조를 4 모듈 배치한 2 어레이 구조의 입체도.FIG. 14 is a three-dimensional view of a two array structure in which four modules of the module structure of FIG. 13 are arranged; FIG.

도 15는 본 발명의 반도체 장치를 이용한 3상 브릿지 구성의 입체도.15 is a three-dimensional view of a three-phase bridge configuration using the semiconductor device of the present invention.

도 16은 도 15의 3상 브릿지를 4 다중화한 밸브 홀 레이아웃도.FIG. 16 is a valve hole layout diagram of multiplexing the three-phase bridge of FIG. 15. FIG.

도 17은 종래의 반도체 장치의 단면도.17 is a cross-sectional view of a conventional semiconductor device.

도 18은 종래의 반도체 장치의 단면도.18 is a cross-sectional view of a conventional semiconductor device.

도 19는 대전류형 반도체 장치의 예를 도시한 도.19 is a diagram showing an example of a large current type semiconductor device.

본 발명의 실시예를 도면을 기초하여 설명한다.An embodiment of the present invention will be described with reference to the drawings.

도 1은 본 발명에 따른 평면형 반도체 장치의 단면도의 일례를 도시한 것으로서, IGBT 칩(1)과 역병렬로 접속한 플라이 호일 다이오드(FWD) 칩(2)을 조립한 역도통형 스위칭 디바이스의 예이다. 도 1에는, 우측단의 평면형 반도체 장치(3)의 최외부로부터 중앙을 향한 도중까지의 단면도를 나타내고 있다. IGBT 칩(1)은 16mm각의 크기이고, 상면측의 제1 주면에는 거의 전면에 에미터 전극, 하면측의 제2 주면에는 콜렉터 전극이 형성되고, 제1 주면 중앙에는 제어용 전극(게이트 전극; 4)이 더 형성된다. 또, FWD 칩(2)에는 실리콘 기판의 상면측에 애노드 전극, 하면측에 캐소드 전극이 형성된다. 이들 각 반도체 칩에는, 방열과 전기적 접속을 겸한 중간 전극(5, 6, 15)이 주전극과 접하는 형태로 고정되고, 이것이 제1 공통 전극판(7; 에미터 전극판)과 제2 공통 전극판(8; 콜렉터 전극판)에 끼워져 있다. 이들 한쌍의 공통 전극판 사이는, 세라믹제 등의 절연성 외통(9)에 의해 외부 절연되고, 또한 공통 전극판(7, 8)과 절연 외통(9)의 사이를 금속판(10)에 의해 패키지 내부를 실 봉지한 허메틱(hermetic) 구조로 되어 있다. 단, 이 허메틱 구조는 용도에 따라서는 반드시 필요한 것은 아니다.1 shows an example of a cross-sectional view of a planar semiconductor device according to the present invention, which is an example of a reverse conduction type switching device incorporating a fly foil diode (FWD) chip 2 connected in anti-parallel to the IGBT chip 1. . 1, sectional drawing from the outermost part of the planar semiconductor device 3 of the right end to the middle toward the center is shown. The IGBT chip 1 has a size of 16 mm, an emitter electrode is formed almost in front on the first main surface on the upper surface side, and a collector electrode is formed on the second main surface on the lower surface side, and a control electrode (gate electrode) in the center of the first main surface; 4) is further formed. In the FWD chip 2, an anode electrode is formed on the upper surface side of the silicon substrate and a cathode electrode is formed on the lower surface side. In each of the semiconductor chips, the intermediate electrodes 5, 6 and 15, which serve as heat dissipation and electrical connection, are fixed in contact with the main electrode, which is the first common electrode plate 7 (emitter electrode plate) and the second common electrode. It is fitted to the plate 8 (collector electrode plate). The pair of common electrode plates is externally insulated by an insulating outer cylinder 9 made of ceramic or the like, and the metal plates 10 are interposed between the common electrode plates 7 and 8 and the insulating outer cylinder 9 by a metal plate 10. Has a hermetic (hermetic) structure sealed. However, this hermetic structure is not necessary depending on a use.

다음으로 다수의 반도체 칩으로부터의 제어용 전극 배선(게이트 배선)의 인출 방법과, 칩을 패키지내의 소정 위치로 위치 결정하는 방법에 관해서 설명한다. 우선, IGBT 칩(1)상의 제어용 전극 패드(4)로부터 인출 핀(11)을 이용하여 칩 주면에 수직으로 제어용 전극 배선을 인출한다. 이 인출 핀(11)의 주위에는, 중간 전극(6) 및 공통 전극(7)과 인출 핀을 절연하기 위한 테프론 등의 내열 수지제의 절연용 부재(12; 상부의 외경 4mmø, 하부의 외경 3mmø로서 내경은 1mmø인 관형)가 설치되어 있다. 제1 주면측에 설치한 중간 전극의 외형 치수는, 플래너 내압 구조의 칩 종단부로의 중간 전극의 접촉을 피하기 위해 반도체 칩의 외형 치수보다 작게 되어 있다. 제어 전극을 갖는 IGBT 칩(1)에 배치한 중간 전극(6)은, 외경이 12mmø의 환형이고 중앙에는 3mmø의 관통 구멍(13)이 개구되며, 단부는 챔퍼링(chamfering) 가공이 시행된다. 이 중간 전극은 상기 형상으로 한정되지 않고, 예를 들면 도 2에 도시한 바와 같이 편심 구멍이나 절결을 설치한 형상이라도 좋다. 또한, 구멍, 및 절연 부재의 외형 형상도 환형으로 한정되지 않고, 사각형이라도 좋다. 또한 제2 주면측에 배치한 중간 전극(5)은, 반도체 칩의 외형 치수보다 약간 큰 17mm각이고, 단부에 채퍼링 가공이 시행되어 있다. 한편, 공통 전극판(7)의 반도체 칩측에는, 반도체 칩을 배치해야 할 소정 위치에 4mmø의 구멍(14)이 형성된다. 패키지에 조립할 때에는, 전술한 인출 핀(11) 및 절연용 부재(12)가 중간 전극(6)의 관통 구멍(13)에 매립되고, 또한 절연용 부재(12)의 상부가 공통 전극판(7)에 형성된 구멍(14)에 매립됨으로써 구멍(14)을 형성한 위치에 각 반도체 칩 위치가 결정된다. 즉, 각 반도체 칩의 제어 전극으로부터 배선을 인출하기 위한 방법(부재; 인출 핀(11) 및 절연성 부재(12))이 평면형 패키지내에서의 각 반도체 칩의 평면내의 위치를 결정하는 수단을 겸하는 구조로 되어, 위치 결정을 위한 새로운 부품이 필요하지 않으므로, 부품수를 대폭 감소시킬 수 있다. 또한, 반도체 칩이나 중간 전극의 외형을 기준으로 한 위치 결정이 아니므로, 그를 위한 부재를 칩 사이에 배치할 필요가 없어, 그 만큼 칩 사이를 줄여 실장 밀도를 향상시킬 수 있다.Next, a method of drawing out control electrode wiring (gate wiring) from a plurality of semiconductor chips and a method of positioning the chip to a predetermined position in the package will be described. First, the control electrode wirings are drawn out from the control electrode pad 4 on the IGBT chip 1 perpendicularly to the chip main surface by using the lead pins 11. In the periphery of this lead pin 11, the insulating member 12 made of heat-resistant resin, such as Teflon, for insulating the intermediate electrode 6 and the common electrode 7 from the lead pin; Inner diameter is 1 mm ø). The outer dimension of the intermediate electrode provided on the first main surface side is smaller than the outer dimension of the semiconductor chip in order to avoid contact of the intermediate electrode to the chip end portion of the planar breakdown structure. In the intermediate electrode 6 arranged on the IGBT chip 1 having the control electrode, a through hole 13 having an outer diameter of 12 mm ø and a 3 mm ø is opened in the center, and an end is subjected to a chamfering process. This intermediate electrode is not limited to the above shape, and may be, for example, a shape in which an eccentric hole or a cutout is provided, as shown in FIG. In addition, the external shape of a hole and an insulating member is not limited to an annular shape, A square may be sufficient as it. Moreover, the intermediate electrode 5 arrange | positioned at the 2nd main surface side is 17 mm square which is slightly larger than the external dimension of a semiconductor chip, and the chipping process is given to the edge part. On the other hand, on the semiconductor chip side of the common electrode plate 7, a hole 14 of 4 mm is formed at a predetermined position where the semiconductor chip is to be placed. When assembling to a package, the above-mentioned drawing pin 11 and the insulating member 12 are embedded in the through hole 13 of the intermediate electrode 6, and the upper part of the insulating member 12 is the common electrode plate 7. Each semiconductor chip position is determined at the position where the hole 14 is formed by being filled in the hole 14 formed in the (). That is, a method (member; lead pin 11 and insulating member 12) for drawing out wiring from the control electrode of each semiconductor chip also serves as a means for determining the position in the plane of each semiconductor chip in the planar package. This eliminates the need for new parts for positioning, and can greatly reduce the number of parts. In addition, since the positioning is not based on the external shape of the semiconductor chip or the intermediate electrode, it is not necessary to arrange the member therebetween, and the mounting density can be improved by reducing the distance between the chips.

상기 방법에서는 제어용 전극(4)과 인출 핀(11)이 접합되지 않고, 접촉하여 도통하는 구조로 되어 있다. 이것에 의해 제어용 전극이나 반도체 기판과 인출 핀 재료간의 열팽창 차에 기초한 접합 열화등의 문제를 회피할 수 있다. 일반적으로, 반도체 장치의 동작 등에 따라 패키지 내에 온도 변화를 받으면, 구성 부재간의 열팽창 계수 차에 의해 구성 부재 상호의 위치 변위(횡측 변위)가 발생한다. 그러므로 제어용 전극과 인출 핀을 접합하지 않은 구조에서는, 위치 변위가 일어나서 제어 배선이 단선할 우려가 있다. 그런데, 본 발명의 구조에서는,예를 들면 공통 전극(7)이 열팽창 변화하여 이것에 설치된 위치 결정 구멍(14)의 위치가 변화한 경우에도, 인출 핀(11) 및 절연용 부재(12)가 이 구멍(14)의 이동에 따라 이동하고, 동시에 인출 핀(11) 및 절연용 부재(12)에 따라 위치가 결정되는 중간 전극(6) 및 반도체 칩(1)도 일제히 움직이게 되므로, 인출 핀과 반도체 칩의 상대 위치의 변위가 발생하지 않는다. 즉, 소위 자기 정렬 기능을 구비한 것이 된다. 또한 본 방법에서는 반도체 칩 상에 설치된 제어용 전극 패드(4), 및 이것의 바로 위에 배치하는 인출 핀(11)이 중심축이 되어 반도체 칩 및 중간 전극의 열팽창 변화는 이 축을 중심으로 발생하게 됨으로써, 중심 축상에 있는 제어용 전극 패드와 인출 핀의 상호 위치 변위는 발생하지 않는다. 따라서, 도 1의 실시예에 의해 제어용 전극 패드와 인출 핀간의 접속 신뢰성은 대폭적으로 향상한다. 이것은 특히 탑재 칩의 사이즈가 크고, 탑재 칩수도 많은 경우나 패키지 사이즈가 큰 경우에 유효하다.In this method, the control electrode 4 and the extraction pin 11 are not joined, but have a structure in which they are brought into contact with each other. This can avoid problems such as deterioration in bonding based on the thermal expansion difference between the control electrode or the semiconductor substrate and the drawing pin material. In general, when a temperature change is received in a package due to the operation of a semiconductor device or the like, a positional displacement (lateral displacement) between the constituent members occurs due to a thermal expansion coefficient difference between the constituent members. Therefore, in a structure in which the control electrode and the lead pin are not bonded, there is a possibility that positional displacement occurs and the control wiring is disconnected. By the way, in the structure of this invention, even if the common electrode 7 thermally changes and the position of the positioning hole 14 provided in this, for example, the extraction pin 11 and the insulating member 12 are The intermediate electrode 6 and the semiconductor chip 1, which move in accordance with the movement of the hole 14 and are simultaneously positioned in accordance with the drawing pin 11 and the insulating member 12, also move in unison. The displacement of the relative position of the semiconductor chip does not occur. That is, what is called a self-aligning function is provided. In this method, the control electrode pad 4 provided on the semiconductor chip and the lead pin 11 disposed immediately above the center axis become thermal axes, and the thermal expansion change of the semiconductor chip and the intermediate electrode is generated around this axis. The mutual positional displacement of the control electrode pad and the extraction pin on the central axis does not occur. Therefore, according to the embodiment of Fig. 1, the connection reliability between the control electrode pad and the lead pin is greatly improved. This is particularly effective when the size of the mounting chip is large, the number of the mounting chips is large, or the package size is large.

FWD 칩(2)에 배치하는 중간 전극(15)에는 관통하지 않은 구멍(16)이 형성되고, 이 구멍과 공통 전극판(7)에 형성된 구멍(14)에 절연용 부재(17)가 매립되어 각 반도체 칩의 위치가 결정된다. 다만, 상기 중간 전극(15)에 형성하는 구멍을 관통 구멍으로서 IGBT 칩과 중간 전극 부품을 공용해도 좋다. 또한 절연용 부재(17)도 중앙에 핀 구멍이 있는 IGBT 칩용의 절연용 부재(12)를 이용해도 좋다. 또한, FWD 칩이 최외곽 주변부에 없고, FWD 칩의 위치가 주변을 둘러싼 IGBT 칩에 의해 거의 결정되는 경우에는, FWD 칩에 관해서는 상기한 것과 같은 절연용 부재(17)를 이용한 위치 결정을 행하는 것도 가능하다. 이것에 의해 부품 가공 비용, 부품 점수 등의 삭감이 얻어진다.A hole 16 that does not penetrate is formed in the intermediate electrode 15 disposed on the FWD chip 2, and the insulating member 17 is embedded in the hole and the hole 14 formed in the common electrode plate 7. The position of each semiconductor chip is determined. However, the IGBT chip and the intermediate electrode component may be shared as the through hole formed in the intermediate electrode 15. The insulating member 17 may also use an insulating member 12 for an IGBT chip having a pin hole at its center. If the FWD chip is not at the outermost periphery and the position of the FWD chip is almost determined by the surrounding IGBT chip, the FWD chip is used for positioning using the insulating member 17 as described above. It is also possible. Thereby, reduction of component processing cost, component score | etc., Is obtained.

본 발명의 실장 방식은, 물론 다이오드를 포함하지 않는 IGBT 등의 반도체 스위칭 소자만으로 이루어지는 평면형 반도체 장치에도 이용할 수 있는 것 이외에, 예를 들면 다수개의 다이오드 칩만을 상기한 바와 같이 위치 결정하여 실장하고, 대용량화하는 것도 물론 유효하다.The mounting method of the present invention can, of course, also be used in a planar semiconductor device consisting of only semiconductor switching elements such as IGBTs, which do not include diodes. Of course it is also valid.

도 3은, 제1 공통 전극(7)을 반도체 칩측으로부터 본 도면을 나타내고, A-A'위치는 도 1에서의 공통 전극(7)의 단면 위치에 대응한다. 이 공통 전극(7)의 패키지 내측 표면에는, 다수의 평행한 홈(18)이 형성되고, 또한 외주 부분에도 홈(19)이 형성된다. 홈의 폭은 3mm 이하이고, 또한 홈(18)에는 전술한 인출 전극(11) 및 절연용 부재(12)를 매립해야 할 4mmø의 구멍(14)이 반도체 칩을 배치할 소정 위치에 형성된다. 점선으로 표시한 사각의 선(20)은 반도체 칩이 배치되는 위치를 도시하고 있다. 환언하면, 대향하는 반도체 칩상의 제어 전극이 형성되어 있는 위치에 대응하는 위치, 즉 실시예의 경우에는 반도체 칩의 중앙에 대응하는 위치를 통과하도록 홈(18)이 형성된다. 서로 평행한 홈(18)은 공통 전극판의 양단으로 뚫린홈이 되고, 한편 전극판의 주위에 형성하는 홈(19)은 계단 형상의 가공으로도 좋으므로, 어느 쪽이라도 홈의 가공이 간단하다.FIG. 3 shows a view of the first common electrode 7 seen from the semiconductor chip side, and the A-A 'position corresponds to the cross-sectional position of the common electrode 7 in FIG. A large number of parallel grooves 18 are formed on the package inner surface of the common electrode 7, and grooves 19 are also formed in the outer peripheral portion. The groove has a width of 3 mm or less, and the groove 18 is formed with a hole 14 of 4 mm in which the above-described lead electrode 11 and the insulating member 12 are to be embedded at a predetermined position where the semiconductor chip is to be disposed. The square line 20 indicated by the dotted line shows the position where the semiconductor chip is placed. In other words, the groove 18 is formed so as to pass through a position corresponding to the position where the control electrode on the opposing semiconductor chip is formed, that is, the position corresponding to the center of the semiconductor chip in the embodiment. The grooves 18 parallel to each other become grooves drilled at both ends of the common electrode plate, while the grooves 19 formed around the electrode plate may be stepped, so that the grooves are easy to process. .

도 4는 제어 전극 배선망(21)과 이것에 접속한 반도체 장치의 외부에 도출하기 위한 집합 단자(22)의 대표적인 형상을 나타내고 있다. 도 4a, 4b는 도 2에 기재한 공통 전극의 홈(18, 19)에 내장되는 제어 전극 배선망의 형상을 도시하고 있다. 도 4c, 4d는 제어 전극 배선망의 다른 형상예를 도시하고 있다. 이것을 이용하는 경우에는, 이 형상에 대응한 홈을 공통 전극에 형성한다. 이 경우에도 공통 전극판의 양단으로 뚫린 홈 가공을 행하는 편이 가공이 간단하다. 제어 전극 배선망은 외주 부분에서 일체로 연결한 구조로 되고, 공통 전극내에 셋트하여 사용할 때 이 외주 부분이 제어 전극 배선망의 위치를 안정화한다. 또한, 이들의 배선망에는 집합 단자(22)가 설치되고, 이것을 통해 제어 신호 배선을 패키지로부터 외부로 인출한다. 이 집합 단자(22)는 제어 전극 배선망과 동일 재료로 형성되도 좋고, 배선의 굵기를 바꾼다든지 재질을 바꾸는 등의 경우에는 다른 부품을 접합하여 일체화해도 좋다. 이 집합 단자(22)의 일단은 도 1에 도시한 바와 같이 절연성의 외통(9)에 기밀(氣密)을 유지하여 형성된 외부 도출 단자(24)에 납땜 접속된다.4 shows a typical shape of the assembly terminal 22 for leading out of the control electrode wiring network 21 and the semiconductor device connected thereto. 4A and 4B show the shape of the control electrode wiring network embedded in the grooves 18 and 19 of the common electrode shown in FIG. 4C and 4D show another example of the configuration of the control electrode wiring network. When using this, the groove corresponding to this shape is formed in a common electrode. Also in this case, it is easier to perform groove processing that is bored at both ends of the common electrode plate. The control electrode wiring network has a structure in which the outer circumferential portion is integrally connected, and the outer circumferential portion stabilizes the position of the control electrode wiring network when used in the common electrode. In addition, the assembly terminal 22 is provided in these wiring networks, and the control signal wirings are led out from the package to the outside through these wiring networks. The assembly terminal 22 may be formed of the same material as that of the control electrode wiring network, or in the case of changing the thickness of the wiring or changing the material, the other components may be joined and integrated. One end of this assembly terminal 22 is soldered and connected to the external lead-out terminal 24 formed by holding airtight in the insulating outer cylinder 9 as shown in FIG.

이 제어 전극 배선망(21)은 절연재(23)에 의해 공통 전극(7)과 절연하여 홈에 내장된다. 반도체 칩의 제어 전극(4)으로부터 인출된 인출 핀(11)이 절연용 부재(12)의 중심 구멍에 가이드되어, 상기 제어 전극 배선망(21)에 접속된다. 이상에 의해, 패키지의 공통 전극망 내부에 내장된 낭비가 적은 컴팩트한 게이트 배선망을 형성할 수 있다. 또한 TAB 테이프와 같은 사전에 배선 재료와 절연 재료가 일체로 된 부재를 이용해도 좋다.The control electrode wiring network 21 is insulated from the common electrode 7 by the insulating material 23 and embedded in the groove. The lead pin 11 drawn out from the control electrode 4 of the semiconductor chip is guided to the center hole of the insulating member 12 and connected to the control electrode wiring network 21. By the above, the wasteful compact gate wiring network built in the common electrode network of a package can be formed. Moreover, you may use the member in which the wiring material and the insulating material were integrated previously, such as a TAB tape.

공통 전극에 내장하는 배선 재료와 절연 재료를 얇고 가늘게 하여 홈을 가늘게 하는 것은, 전체 전극 면적/체적에 점유하는 홈의 면적/체적을 작게하여 열저항을 저감할 수 있으므로 바람직하다. 본 방식에서는 하나의 홈내에 예를 들면 개별적으로 피복한 게이트 리드선을 다수 배치하지 않으므로 와이어 본딩을 위한 공간 영역을 확보할 필요도 없고, 또한 홈을 가늘게 할 수 있으므로 홈 폭에 의한 규제를 받지 않아 칩간의 간격을 줄여 고밀도 실장하는 것이 가능하다.The thinner and thinner wiring material and insulating material embedded in the common electrode are preferable because the area resistance / volume of the groove occupying the total electrode area / volume can be reduced to reduce the thermal resistance. In this method, since many gate leads are not individually disposed in one groove, for example, there is no need to secure a space area for wire bonding, and the groove can be thinned, so the chip is not restricted by the groove width. High-density mounting is possible by reducing the gap between them.

또한, 본 발명의 내장형 제어 전극 배선은 주 회로 배선(주 회로 전류, 전압)의 영향을 받기 어렵게 된다고 하는 효과도 있다. 즉 주 회로 배선에는 대전류가 흐르고, 또한 전압도 수천 V 변화하기 때문에, 주 회로 배선으로부터 자기적 또는 정전기적 유도로 노이즈가 제어 전극 배선에 투입될 가능성이 있다. 이 노이즈에 의해 전류가 변화하고, 특정 칩에만 전류가 집중한다고 하는 문제가 있다. 그런데, 본 발명의 구조에서는 주 회로에 대해 제어 전극 배선망이 수직으로 배치되어 있는 점, 및 전위가 일정하게 되는 에미터 전극 속에 제어 전극 배선망이 매립되어 있으므로 에미터 전극이 실드 효과를 발휘하는 것에 의해, 콜렉터 전극의 전위 변화에 의한 제어 전극 배선으로의 전기적인 영향을 방지할 수 있다.Moreover, the built-in control electrode wiring of this invention also has the effect that it becomes difficult to be influenced by main circuit wiring (main circuit current, voltage). That is, since a large current flows through the main circuit wiring and the voltage also changes by several thousand V, there is a possibility that noise is introduced into the control electrode wiring by magnetic or electrostatic induction from the main circuit wiring. There is a problem that the current changes due to this noise, and the current concentrates only on a specific chip. However, in the structure of the present invention, since the control electrode wiring network is vertically disposed with respect to the main circuit, and the control electrode wiring network is embedded in the emitter electrode whose potential is constant, the emitter electrode exhibits a shielding effect. Thereby, the electric influence to control electrode wiring by the electric potential change of a collector electrode can be prevented.

다음으로, 도 5 내지 도 7을 참조하여 제어 전극 배선망의 상세한 실시예를 설명한다. 도면은 모두 공통 전극(7)에 형성한 제어 전극 배선망에 평행한 단면도이다. 도 5에서는 IGBT 칩(1)과 공통 전극판(7, 8)과의 사이에 중간 전극판(5, 6)이 삽입되어 있다. 중간 전극판(5, 6)에는 미리 Au 도금이 실시되고, 칩(1)의 에미터 측 A1 전극, 및 콜렉터측 A1 전극이 각각 중간 전극판(5, 6)과 Au를 주성분으로 하는 접합층(25)에서 접착된다. 길이를 조정한 인출 핀(11)은 절연용 부재(12)를 통해 반도체 칩에 대해 수직으로 유지되고, 또한 공통 전극(7)의 홈(18)에 내장된 제어 전극 배선망(21)에 밀어 붙여져 있다. 절연 부재(23)는 내열성의 탄성을 갖는 수지로 가능하고, 인출 핀(11)이 밀어 붙여짐으로써 탄성 변형하고, 그 복원력이 핀(11)에 반도체 칩상의 제어 전극 패드(4)로의 압력(26)을 부여하며, 핀(11)의 선단과 제어 전극(4)와의 접촉 상태를 양호하게 유지한 구조로 되어 있다.Next, a detailed embodiment of the control electrode wiring network will be described with reference to FIGS. 5 to 7. All the drawings are sectional views parallel to the control electrode wiring network formed in the common electrode 7. As shown in FIG. In FIG. 5, intermediate electrode plates 5 and 6 are inserted between the IGBT chip 1 and the common electrode plates 7 and 8. Au plating is performed on the intermediate electrode plates 5 and 6 in advance, and the bonding layer in which the emitter side A1 electrode and the collector side A1 electrode of the chip 1 are mainly composed of the intermediate electrode plates 5 and 6 and Au, respectively. It is bonded at 25. The length-adjusting lead pin 11 is held perpendicular to the semiconductor chip via the insulating member 12 and pushed to the control electrode wiring network 21 embedded in the groove 18 of the common electrode 7. It is attached. The insulating member 23 can be made of a resin having heat-resistant elasticity, elastically deformed when the drawing pin 11 is pushed in, and its restoring force is applied to the control electrode pad 4 on the semiconductor chip 4 by the restoring force ( 26), and the contact state between the tip of the pin 11 and the control electrode 4 is kept good.

도 6에서는, 핀에 반도체 칩상의 제어 전극으로의 압력을 부여하는 다른 실시예를 도시한다. 제어 전극 배선망(21)은 인 청동, 니켈 실버, 베릴륨동 등의 항복점이 높고, 피로 강도가 높아 피로 변형이 발생하기 어려운 금속 재료를 이용하여 제작한다. 절연 부재(27)에는 경질의 내열성 수지를 이용하고, 그 핀 위치에 대응하는 부분만 제거함으로써 배선재가 휘는 구조가 된다. 이 부분에 핀(28)이 밀어 붙여지면 배선이 휘어져 복원력이 발생하므로, 이 핀을 하향으로 누르는 힘(26)을 이용하여 전극 배선으로의 접촉을 유지한 구조로 되어 있다.6 shows another embodiment in which a pin is applied to a control electrode on a semiconductor chip. The control electrode wiring network 21 is made of a metal material having a high yield point such as phosphor bronze, nickel silver, beryllium copper, high fatigue strength, and low fatigue deformation. By using hard heat resistant resin for the insulating member 27, only the part corresponding to the pin position is removed, and it becomes a structure which a wiring material bends. When the pin 28 is pushed to this portion, the wiring is bent and a restoring force is generated. Thus, the contact with the electrode wiring is maintained by using the force 26 for pressing the pin downward.

본 실시예에서는, 핀(28)의 상단이 환형 또는 사각형의 헤드(29)를 구비하고, 여기에 발진 방지용 칩 저항(30)을 납땜 접속한다. 이 칩 저항과 제어 전극 배선망의 사이는, 납땜 등으로 접합해도, 또는 접합하지 않더라도 좋다. 다른 방법으로서, 핀을 스트레이트 형상으로 하고, 별도 제작한 저항 부착 소켓을 이 핀 상부에 끼워 넣거나, 또는 접합하는 형태라도 좋다. 본 실시예에서는 칩(1)과 콜렉터 측의 중간 전극판(6)과는 접합되어 있지 않다. 이 경우에는 칩(1) 또는 중간 전극판(5)과 에미터 측의 중간 전극판(6)의 상대 위치를 테프론이나 실리콘 등의 내열성 수지의 보조 프레임(32)을 이용하여 고정한다. 이것에 의해, 핀과 칩의 상대 위치는 항상 변하지 않고 유지될 수 있다. 본 실시예와 같이, 보조 프레임(32)을 이용하는 경우에도 보조 프레임(32)의 외형 치수는 정밀도를 필요로 하지 않으므로 프레임의 두께를 얇게 하거나, 가공을 간략화할 수 있으므로 부품 코스트를 저감할 수 있다. 보조 프레임(32)은 칩 종단부의 절연 보호 강화나 기계적 보호의 역할도 겸할 수 있다. 절연 보호 강화만이 목적인 경우에는 보다 치수 정밀도가 떨어지는 보조 프레임(32)에 유사한 구조의 부재나, 평판 형상의 부재를 이용하면 좋다. 또한, 실리콘, 폴리이미드 등의 접착제로 칩 종단부 상면 및 측면을 덮는 것도 유효하다.In this embodiment, the upper end of the pin 28 is provided with the annular or square head 29, and the oscillation prevention chip resistor 30 is soldered thereto. The chip resistor and the control electrode wiring network may be joined or not by soldering or the like. Alternatively, the pin may have a straight shape, and a separately produced socket with a resistor may be inserted or joined to the upper portion of the pin. In this embodiment, the chip 1 is not joined to the intermediate electrode plate 6 on the collector side. In this case, the relative position of the chip | tip 1 or the intermediate | middle electrode plate 5, and the intermediate | middle electrode plate 6 of an emitter side is fixed using the auxiliary frame 32 of heat resistant resins, such as Teflon and silicone. By this, the relative position of the pin and the chip can always be kept unchanged. As in the present embodiment, even when the auxiliary frame 32 is used, since the external dimensions of the auxiliary frame 32 do not require precision, the thickness of the frame can be reduced or the processing can be simplified, so that the component cost can be reduced. . The auxiliary frame 32 may also serve to enhance insulation protection or mechanical protection of the chip termination. When only insulation protection reinforcement is the objective, a member having a structure similar to that of the auxiliary frame 32 having a lower dimensional accuracy or a member having a flat plate shape may be used. In addition, it is also effective to cover the top and side surfaces of the chip terminations with an adhesive such as silicone or polyimide.

도 7은 핀 자체에 탄성을 부여한 본 발명의 실시예이다. 반도체 칩상의 제어 전극(4)으로부터 배선을 인출하기 위한 인출 핀(33)은, 그 상부가 U자 형으로 굴곡되고, 이 부분이 상하 방향의 스프링 성질을 갖는다. 인출 핀(33)의 길이는 패키지를 조립한 때의 제어 전극(4)과 제어 전극 배선망(21)과의 거리(변위를 포함함)보다 약간 길게 되도록 미리 조정되어 제작된다. 따라서 이 핀이 절연용 부재(12)를 통해 반도체 칩에 대해 수직으로 유지되고, 또한 공통 전극(7)의 홈(18)에 내장된 제어 전극 배선망(21)에 밀어 붙여짐으로써 핀(33) 자체가 제어 전극 패드(4)로의 압력(26)을 발생하여 핀(33)과 제어 전극(4)과의 접촉 상태를 양호하게 유지하는 구조가 되어 있다.7 is an embodiment of the present invention to give elasticity to the pin itself. The lead pin 33 for drawing out the wiring from the control electrode 4 on the semiconductor chip is bent in a U shape, and this portion has a spring property in the vertical direction. The length of the lead pin 33 is adjusted in advance so as to be slightly longer than the distance (including displacement) between the control electrode 4 and the control electrode wiring network 21 when the package is assembled. Therefore, the pin is held perpendicular to the semiconductor chip through the insulating member 12 and pushed to the control electrode wiring network 21 embedded in the groove 18 of the common electrode 7. ) Itself produces a pressure 26 to the control electrode pad 4, thereby maintaining a good contact state between the pin 33 and the control electrode 4.

또 본 실시예에서는 칩 단부, 및 중간 전극 측면이 실리콘 및 폴리이미드의 접착제(36, 37)로 보호된다. 또한 IGBT 칩(1)의 에미터측 A1 전극과 미리 Ag 도금을 시행한 에미터측 중간 전극판(6)과의 사이는 Ag를 주성분으로서 포함하는 접착층(25)으로서 접합된다. 칩(1)의 콜렉터측은 표면에 Ag 전극이 형성되고, 미리 Ni 도금을 시행한 콜렉터측 중간 전극판(5)과 납땜 시드(31)를 통해 접속된다.In this embodiment, the chip end and the intermediate electrode side surface are protected by the adhesives 36 and 37 of silicon and polyimide. In addition, between the emitter side A1 electrode of the IGBT chip 1 and the emitter side intermediate electrode plate 6 which has previously been subjected to Ag plating, it is bonded as an adhesive layer 25 containing Ag as a main component. An Ag electrode is formed on the surface of the collector side of the chip 1, and is connected to the collector side intermediate electrode plate 5 to which Ni plating was performed beforehand through the solder seed 31.

도 8에는 상기 핀(33)의 제작예를 도시한다. 저비용화를 위해 인청동 등의 판으로 핀 헤드 부분(34)의 폭이 넓고, 핀의 아래 부분(35)은 핀 헤드 부분보다도 폭이 좁은 형상으로 다이 커팅하여 구부려 제작한다. 핀에는 Ni 도금이 시행된 후, 핀 헤드부에 저항 칩(30)이 납땜 부착되어, 저항 칩과 핀이 일체화한 형태로 패키지의 조립에 공급된다.8 shows an example of manufacturing the pin 33. In order to reduce the cost, the pin head portion 34 is wider with a plate made of phosphor bronze, and the lower portion 35 of the pin is die-cut and bent into a narrower shape than the pin head portion. After Ni plating is applied to the pin, the resistor chip 30 is soldered to the pin head portion, and is supplied to the assembly of the package in a form in which the resistor chip and the pin are integrated.

패키지가 특히 대형화되면, 패키지내에 설치되는 각 반도체 칩까지의 제어 전극 배선망의 저항치 변위가 크게 된다. 병렬로 접속된 다수 칩의 동작을 균일화하기 위해서는, 각 반도체 칩까지의 제어 전극 배선망의 저항치를 칩마다에 배치되는 저항기의 저항치의 1/10 이하로 하는 것이 바람직하다. 이것에 의해 게이트 입력 단자로부터 각 칩까지의 게이트 저항의 변위를 10% 이하로 할 수 있으므로, 회로 설계의 정밀도가 완화되고 회로를 저렴하게 제작할 수 있다.When the package becomes particularly large, the resistance displacement of the control electrode wiring network up to each semiconductor chip provided in the package becomes large. In order to make uniform the operation | movement of many chips connected in parallel, it is preferable to make the resistance value of the control electrode wiring network to each semiconductor chip into 1/10 or less of the resistance value of the resistor arrange | positioned for every chip. As a result, the displacement of the gate resistance from the gate input terminal to each chip can be made 10% or less, so that the accuracy of circuit design can be relaxed and the circuit can be manufactured at low cost.

전술한 바와 같이 제1 및 제2 공통 전극판과 반도체 칩과의 사이에 중간 전극을 개재시키는 것은 반드시 필수는 아니지만, 예를 들면 반도체 칩과 공통 전극판의 열팽창 차에 기초한 발생 응력 등의 저감이 필요한 경우에는, 양부재의 중간 열팽창 계수, 또는 반도체 칩에 의해 가까운 열팽창 계수를 갖고 또한 열전도성, 도전성이 우수한 재료로 이루어지는 중간 전극을 끼워서 설치하는 것이 바람직하다. 재료로서는 텅스텐(W)이나 몰리브덴(Mo)등의 단체(單體) 금속, 또는 그들을 주요 구성 재료로 하는 Cu-W, Ag-W, Cu-Mo, Ag-Mo, Cu-FeNi 등의 복합 재료 또는 합금, 또는 금속과 세라믹스나 카본과의 복합 재료, 예를 들면 Cu/SiC, Cu/C, Al/SiC, Al/AlN 등이 바람직하다. 한편, 공통 전극에는 전기 전도성과 열전도성이 양호한 동이나 알루미늄, 또는 그들을 포함하는 전술한 바와 같은 합금 또는 복합 재료를 사용하는 것이 바람직하다.As described above, it is not necessary to interpose the intermediate electrode between the first and second common electrode plates and the semiconductor chip, but for example, reduction of generated stress or the like based on the thermal expansion difference between the semiconductor chip and the common electrode plate is not necessary. If necessary, it is preferable to interpose an intermediate electrode made of a material having an intermediate thermal expansion coefficient of both members or a thermal expansion coefficient close to the semiconductor chip and excellent in thermal conductivity and conductivity. As a material, a single metal such as tungsten (W) or molybdenum (Mo), or a composite material such as Cu-W, Ag-W, Cu-Mo, Ag-Mo, Cu-FeNi, which are the main constituent materials thereof Or an alloy or a composite material of metal, ceramics, and carbon, for example, Cu / SiC, Cu / C, Al / SiC, Al / AlN, etc. is preferable. On the other hand, for the common electrode, copper or aluminum having good electrical conductivity and thermal conductivity, or an alloy or composite material as described above containing them is preferably used.

에미터측 중간 전극에 설치한 제어 배선 인출 부분은 상기한 바와 같이 중앙에 관통 구멍을 형성하는 것이 가장 간단하지만, 반도체 칩측에 형성하는 제어 전극 패드의 위치, 형상, 수에 따라서는 편심시키거나 전극 단부에 절결 형상, 구(矩)형상으로 형성하거나, 복수개의 구멍을 형성해도 좋다. 중간 전극의 외형 형상은 환형, 사각형 어느 쪽도 좋지만, 에미터측에 설치하는 중간 전극에 대해서는 칩 종단부에 형성된 내압 구조 부분으로의 접촉이 회피되는 구조가 바람직하다. 또한 제어 전극 부분과의 접촉도 피할 수 있는 구조가 필요하고, 칩에 접하는 면의 형상은 링 형상 이외에, 빗살무늬 형상, 단일 치(齒)형상, 주사위 눈 형상 등, 에미터 전극 패드의 위치, 형상, 수에 따른 물체를 이용하는 것이 좋다. 한편, 콜렉터측은 평면형상이며, 가능한 한 콜렉터 전극과 넓게 접촉할 수 있는 구조가 바람직하다. 또한, 이들 중간 전극은 본 실시예와 같이 반도체 칩마다에 개별적인 중간 전극을 배치해도 좋고, 1매의 대형 중간 전극판을 이용해도 좋다.The control wiring lead portion provided in the emitter side intermediate electrode is the simplest to form a through hole in the center as described above, but it is eccentric or the end of the electrode depending on the position, shape, and number of control electrode pads formed on the semiconductor chip side. You may form in a notch shape, spherical shape, or may form some hole. The outer shape of the intermediate electrode may be either an annular shape or a square shape. However, a structure in which contact with the breakdown voltage structure portion formed at the chip termination portion is avoided with respect to the intermediate electrode provided on the emitter side. In addition, a structure that avoids contact with the control electrode portion is required, and the shape of the surface contacting the chip is not only a ring shape but also a position of the emitter electrode pad such as a comb-tooth shape, a single tooth shape, a dice eye shape, It is better to use objects according to shapes and numbers. On the other hand, the collector side is planar, and the structure which can contact a collector electrode as widely as possible is preferable. In addition, these intermediate electrodes may arrange | position an individual intermediate electrode for every semiconductor chip like this embodiment, or may use one large intermediate electrode plate.

상기 실시예에서는 칩 주면에 형성하는 제어 전극 패드의 위치는, 어느 것이라도 칩의 중앙 부분에 형성되어 있지만, 이것은 중앙으로 한정될 필요는 없고 칩의 각부분이라도 좋으며, 또 하나로 한정되지 않고 2개소 이상이라도 좋다. 반도체 칩의 제1 주면의 제어 전극 패드 및 칩 종단부 이외는, 제1 주전극(에미터 전극)의 접속부가 되고, Al이나 AlSi의 전극이 형성된다. 또한 칩의 제1 주면에, 제어 전극 이외에 과전류 검출용 전극 등이 형성되어 있어도 좋다. 반도체 칩의 제1 주면의 상기 제어 전극이나 에미터 전극 영역 이외는, 예를 들면 폴리이미드의 패시베이션 막에 의해 피복되는 것도 바람직하다.In the above embodiment, any position of the control electrode pad formed on the chip main surface is formed at the center portion of the chip. However, this is not necessarily limited to the center, but may be each part of the chip. It may be ideal. Except for the control electrode pad and the chip termination portion of the first main surface of the semiconductor chip, the first main electrode (emitter electrode) is a connecting portion, and an Al or AlSi electrode is formed. In addition to the control electrode, an overcurrent detection electrode or the like may be formed on the first main surface of the chip. It is also preferable that it is coat | covered with the passivation film of polyimide, for example except the said control electrode and emitter electrode area | region of the 1st main surface of a semiconductor chip.

반도체 칩과 중간 전극, 또는 공통 전극과의 사이, 및 중간 전극과 공통 전극과의 사이를 납땜이나 Au, Ag를 이용한 접합에 의해 고착한 예를 도시했지만, 각부의 고착은 필수적인 것은 아니고, 어느 부분이라도 고착하지 않고서 실장하는 것도 물론 가능하다.Although the example in which the semiconductor chip and the intermediate electrode or the common electrode and between the intermediate electrode and the common electrode is fixed by soldering or bonding using Au or Ag is shown, the fixing of the respective parts is not essential, and any part thereof is shown. Of course, it is possible to mount without sticking.

평면형 패키지에 복수개의 반도체 칩을 병렬로 조립하는 경우에는 한쌍의 공통 전극에 끼워지는 부재(각 반도체 칩과 중간 전극)의 높이를 나란히 하여 공통 전극과의 접촉을 각 부분과도 확실하게 행하는 것이 중요하다. 그러므로 공통 전극판과 반도체 칩의 사이, 또는 공통 전극판과 중간 전극의 사이에, 양호한 도전성으로서 유연성과 열전도성이 큰 막 형상, 또는 시드 형상 부재를 삽입하는 것이 좋다. 반도체 장치의 조립 도중, 또는 최종 공정에서, 공통 전극판상에 반도체 칩, 중간 전극판, 막, 시드 형상 부재를 중첩시킨 상태로, 실온 또는 가열하면서 일괄 프레스를 행하면, 칩 위치 상호간의 높이 변위를 흡수하여 각 반도체 칩의 상면이 평행하고 또 동일한 높이로 나란하도록 막, 시드 형상 부재가 소성 변형하여 균일한 접촉 상태를 실현할 수 있다. 상기 막 형상 부재는 금, 은, 동, 또는 알루미늄 등의 금속, 또는 그들 금속, 또는 상기 재료를 주요 구성 재료로 하는 합금이나 복합재, 또는 납땜 실드 등의 열 가소성의 도전성 시트를 사용하는 것이 바람직하다.When assembling a plurality of semiconductor chips in parallel in a planar package, it is important to make contact with the common electrodes reliably with each part by aligning the heights of the members (each semiconductor chip and the intermediate electrode) fitted to the pair of common electrodes. Do. Therefore, it is preferable to insert a film-shaped or seed-shaped member having high flexibility and thermal conductivity as good conductivity between the common electrode plate and the semiconductor chip, or between the common electrode plate and the intermediate electrode. During the assembly of the semiconductor device or in the final step, when the semiconductor chip, the intermediate electrode plate, the film, and the seed member are superimposed on the common electrode plate, the batch press is carried out at room temperature or heating to absorb the height displacement between the chip positions. Thus, the film and the seed member are plastically deformed so that the upper surfaces of the semiconductor chips are parallel and parallel to each other, thereby achieving a uniform contact state. It is preferable that the said film-shaped member uses metals, such as gold, silver, copper, or aluminum, those metals, or a thermoplastic electroconductive sheet, such as an alloy or composite material which uses the said material as a main component material, or a soldering shield. .

한편, 공통 전극판과 반도체 칩의 사이, 또는 공통 전극판과 중간 전극의 사이를 접합하지 않는 경우에는, 접촉면끼리의 접촉을 양호하게 하는 것이 열저항의 저감에 특히 중요하게 된다. 이 목적에도 상기 방법이 유효하고, 또한 접촉면의 적어도 한쪽에 금, 은, 동, 또는 알루미늄 등의 양호한 도전성으로서 유연성 및 열전도성이 큰 소재의 막을 증착하는 방법도 유효하다. 높이의 보정과 열저항의 저감을 동시에 실현하기 위해, 부재간마다 다른 재질의 막 형상 부재를 조합시켜 배치해도 좋다. 즉, 공통 전극과 중간 전극의 사이에는 Ag 등의 연금속 시드를 삽입하고, 중간 전극과 반도체 칩의 사이에는 Ag 박막을 삽입하면, 높이의 보정과 열저항의 저감을 비교적 간단하게 실현할 수 있다.On the other hand, when the joint between the common electrode plate and the semiconductor chip, or between the common electrode plate and the intermediate electrode is not bonded, it is particularly important to reduce the thermal resistance to improve contact between the contact surfaces. This method is also effective for this purpose, and the method of depositing a film of a material having high flexibility and thermal conductivity as good conductivity such as gold, silver, copper, or aluminum on at least one of the contact surfaces is also effective. In order to realize the height correction and the reduction of the thermal resistance at the same time, the member may be arranged in combination with a film member of different material for each member. That is, when a soft metal seed such as Ag is inserted between the common electrode and the intermediate electrode, and an Ag thin film is inserted between the intermediate electrode and the semiconductor chip, height correction and reduction of thermal resistance can be relatively easily realized.

도 3에서는 공통 전극판, 또는 패키지의 외형이 환형인 예를 도시하고 있지만, 4각형의 반도체 장치도 당연히 가능하고, 이 경우는 절연성의 외통도 4각형이 좋다. 칩 자체가 각형인 경우에는 특히 탑재 칩수가 적은 경우, 원형보다 전체를 콤팩트하게 할 수 있으므로 바람직하다. 그러나, 탑재하는 반도체 칩의 수가 아주 많아지면 패키지의 외형이 환형이라도 패키지 면적의 손실은 작게 되므로, 패키지 링 재료의 제조 코스트 등의 다른 요인으로부터 형상을 선택하는 것이 좋다.Although the external shape of the common electrode plate or package is shown in FIG. 3 in the figure, the quadrangular semiconductor device is also naturally possible, In this case, an insulating outer cylinder is also preferable. In the case where the chip itself is rectangular, especially when the number of mounted chips is small, it is preferable because the whole can be made more compact than the circular shape. However, if the number of semiconductor chips to be mounted is very large, the loss of the package area becomes small even if the package has an annular shape. Therefore, the shape may be selected from other factors such as the manufacturing cost of the packaging ring material.

이상 다수의 반도체 칩을 병렬 접속한 평면형의 반도체 장치에서, 특히 내장된 칩 및 중간 전극, 공통 전극간의 계면에 접합되어 있지 않은 부분이 있는 경우에는, 공통 전극의 외부에 노출한 2면으로부터 끼워 가압하고, 상기 부재간의 접촉을 양호하게 한 상태에서 사용하는 것이 바람직하다. 이 경우에는 환형의 패키지 쪽이 균일하게 가압하기 쉬우므로 바람직하다.In a planar semiconductor device in which a plurality of semiconductor chips are connected in parallel, in particular, when there is a part which is not bonded to the interface between the built-in chip, the intermediate electrode and the common electrode, it is pressed from two surfaces exposed to the outside of the common electrode. It is preferable to use it in the state which made the contact between the said members favorable. In this case, since the annular package is easy to pressurize uniformly, it is preferable.

일반적으로, IGBT 소자의 내전압을 높게 하면 소자의 손실이 증대하고, 동작 중 발열이 크게 되므로, 그다지 전류 밀도가 올라가지 않는다. 따라서, 특히 고전압에서 대전류의 반도체 장치를 필요로 하는 경우에는 병렬로 접속하는 칩수를 아주 많이 할 필요가 있다. 본 발명의 방법은 특히 이와 같은 요구에 대해 바람직하고, 패키지 내부의 배선 처리가 콤팩트하게 되어 열저항도 내려간다. 한편, 실장 공정수, 코스트의 저감을 얻는데는 가능한 한 탑재 칩수를 적게 하는 것, 즉 칩 사이즈는 칩 코스트가 허락하는 범위내에서 가능한 한 크게 하는 것이 바람직하고, 14mm각 이상이 바람직하다. 14 내지 16mm각의 IGBT 칩, 및 다이오드 칩을 이용하고, IGBT 칩과 다이오드 칩의 수를 거의 2:1로 한 경우인 본 발명의 고전압, 대전류의 평면형 반도체 장치의 예를 도 19의 표에 도시한다. 역 도통형의 평면형 반도체 장치인 경우에는 FWD 칩과 IGBT 칩을 동일한 사이즈로 설계하면 배치를 자유롭게 선택할 수 있으므로, 칩의 수량 배분비의 자유도가 증가하고, 고밀도 장치와 함께 여러가지 정격 소자를 간단하게 제공할 수 있다. 더구나 본 발명의 실장 방법은 기본적으로 제어 전극의 유무에 상관없이 칩의 종류를 바꾸더라도 유연하게 대응할 수 있는 구조이므로, 상기와 같은 변경에 비교적 간단히 대응할 수 있다. 다만, IGBT 칩과 FWD 칩의 패키지 내에서의 배열은, 발열 개소를 평균화하기 위해 동일한 종류의 칩이 가능한 한 편중되지 않은 배치가 바람직하다.In general, increasing the withstand voltage of an IGBT element increases the loss of the element and increases the heat generation during operation, so that the current density does not increase very much. Therefore, especially when a high current semiconductor device is required at a high voltage, the number of chips connected in parallel needs to be very large. The method of the present invention is particularly preferred for such a demand, and the wiring process inside the package becomes compact, and the thermal resistance is also lowered. On the other hand, in order to reduce the number of mounting processes and cost, it is desirable to reduce the number of mounted chips as much as possible, that is, to make the chip size as large as possible within the range allowed by the chip cost, and preferably 14 mm or more. An example of the high-voltage, high-current planar semiconductor device of the present invention in which an IGBT chip and a diode chip of 14 to 16 mm angle is used and the number of IGBT chips and diode chips is almost 2: 1 is shown in the table of FIG. do. In the case of the reverse conduction planar semiconductor device, if the FWD chip and the IGBT chip are designed in the same size, the layout can be freely selected, thereby increasing the degree of freedom in the number distribution ratio of the chip and simply providing various rated devices together with the high density device. can do. In addition, the mounting method of the present invention is a structure that can flexibly respond even if the type of the chip is changed regardless of the presence or absence of the control electrode, so that the above-described change can be relatively simple. However, the arrangement in the package of the IGBT chip and the FWD chip is preferably an arrangement in which the same kind of chips are not as biased as possible in order to average heat generation points.

상기의 각 실시예에서는, 어느 것이라도 제어 전극 부착 반도체 소자로서 IGBT를 이용하여 설명했지만, 본 발명은 적어도 제1 주면에 제1 주전극과 제2 주면에 제2 주전극을 구비한 반도체 소자 전반을 대상으로 하고, IGBT 이외의 절연 게이트형 트랜지스터(MOS 트랜지스터)나, IGCT(Insulated Gate Controlled Thyristor) 등을 포함하는 절연 게이트형 사이리스터(MOS 제어 사이리스터) 등의 제어 전극 부착 반도체 소자, 및 다이오드 등에 대해서도 동일하게 실시할 수 있다. 또, Si 소자 이외의 SiC, GaN 등의 화합물 반도체 소자에 대해서도 마찬가지로 유효하다.In each of the above embodiments, all of them have been described using the IGBT as a semiconductor element with a control electrode, but the present invention generally includes at least a first main electrode on a first main surface and a second main electrode on a second main surface. For example, semiconductor devices with control electrodes such as insulated gate transistors (MOS transistors) other than IGBTs, insulated gate controlled thyristors (IGCTs), and the like, diodes, and the like. It can implement similarly. Moreover, it is similarly effective also about compound semiconductor elements, such as SiC and GaN other than a Si element.

본 발명의 평면형 반도체 장치에서는 아주 많은 칩을 고밀도로 실장할 수 있으므로, 이 평면형 반도체 장치를 이용함으로써, 장치 용적, 및 코스트를 대폭 삭감한 대용량 전력 변환 장치를 실현할 수 있게 한다. 도 9 내지 도 16에 본 발명에 의한 IGBT 평면형 반도체 장치를 이용한 전력용 자여식 대용량 변환 장치의 실시예를 도시한다.In the planar semiconductor device of the present invention, since a large number of chips can be mounted at a high density, the use of this planar semiconductor device makes it possible to realize a large-capacity power converter with a significant reduction in device volume and cost. 9 to 16 show an embodiment of a power self-contained mass conversion device using the IGBT planar semiconductor device according to the present invention.

도 9에는 1 브릿지분의 구성 회로도를 도시한다. 주변환 소자가 되는 IGBT(76)와 다이오드(77)가 역병렬로 배치되고, 이들이 또한 n개 직렬로 접속된 구성이 되어 있다. 이들 IGBT와 다이오드는 본 발명에 의한 다수의 반도체 칩을 병렬 실장한 평면형 반도체 장치를 도시하고 있다. 전술한 역도전형 IGBT 평면형 반도체 장치를 이용한 경우에는 도면 중의 IGBT(76)와 다이오드(77)가 통합하여 하나의 패키지에 수납된 형태가 된다. 이것에 완충기(snubber) 회로(78) 및 전류 제한 회로가 설치된다.9 shows a configuration circuit diagram for one bridge. An IGBT 76 and a diode 77 serving as a peripheral ring element are arranged in parallel and in parallel, and these also have a configuration in which n pieces are connected in series. These IGBTs and diodes show a planar semiconductor device in which a plurality of semiconductor chips according to the present invention are mounted in parallel. In the case of using the aforementioned reverse conductive IGBT planar semiconductor device, the IGBT 76 and the diode 77 in the drawing are integrated into one package. This is provided with a snubber circuit 78 and a current limiting circuit.

도 10은 도 9의 3상 브릿지를 4다중화한 자여식 변환기의 구성도이다.FIG. 10 is a configuration diagram of a self-excited transducer that quadruples the three-phase bridge of FIG. 9.

도 11은 본 발명의 평면형 반도체 장치(3) 5개를 가압 직렬 접속한 스택 구조를 도시하고 있다. 5개의 평면형 반도체 장치는 그 공통 전극 외측과 면접하는 형태로 수냉 전극(39)을 끼워서 직렬 접속되어 있다. 또한 스택의 단부에는 고전압용 절연물(40)을 배치하고, 구조물(41)에 의해 스택 전체를 가압 유지하고 있다. 본 발명에 따르면 내압 5kV, 정격 전압 3kA의 평면형 반도체 장치라도 사이즈를 ø300×400mmt 이하로 소형화할 수 있으므로, 스택 전체 치수도 약 400×400×550(H)mm로 아주 소형이 된다.Fig. 11 shows a stack structure in which five planar semiconductor devices 3 of the present invention are pressurized in series. The five planar semiconductor devices are connected in series by sandwiching the water-cooled electrodes 39 in the form of an interview with the outside of the common electrode. Moreover, the high voltage insulator 40 is arrange | positioned at the edge part of a stack, and the whole stack is pressed and held by the structure 41. As shown in FIG. According to the present invention, even if a planar semiconductor device having a breakdown voltage of 5 kV and a rated voltage of 3 kA can be downsized to ø300 x 400 mmt or less, the overall size of the stack is also very small, about 400 x 400 x 550 (H) mm.

이 스택(42)을 이용하고, 또한 스너버 콘덴서(43)나 스너버 저항(44)을 이용한 스너버 회로나 게이트 드라이버 회로(45)를 실장한 모듈(46)의 실장 배치도를 도 12에 도시한다. 2개의 스택은 주회로 배선(47, 48, 49)을 통해 직렬로 접속되고, 스택간 및 배선간에는 절연판(50)이 배치된다. 본 실시예에서는 배선 인덕턴스를 저감하기 위해, 2개의 스택을 흐르는 주회로 전류가 서로 평행하게 역방향이 되도록 스택의 중심축 방향을 평행하게 배치하여 배선하고 있다.FIG. 12 shows a mounting layout of the module 46 in which the stack 42 and the snubber circuit 43 and the gate driver circuit 45 using the snubber capacitor 43 and the snubber resistor 44 are mounted. do. The two stacks are connected in series through the main circuit wirings 47, 48, and 49, and the insulating plate 50 is disposed between the stacks and the wirings. In this embodiment, in order to reduce the wiring inductance, the central axis directions of the stacks are arranged in parallel so that the main circuit currents flowing through the two stacks are reversed in parallel to each other.

도 13은 도 12의 모듈을 일부 생략한 형태로 입체적으로 도시한 도이다.FIG. 13 is a diagram three-dimensionally showing a part of the module of FIG. 12.

도 14는 도 13의 모듈(46)을 4개 배치하여 1상분의 2암(상측 암(51), 하측 암(52))을 40개의 본 발명의 평면형 반도체 장치로 구성한 경우의 입체도이다. 모듈간은 절연물(53)에 의해 절연되고, 스택 구조간을 상호 배선하는 주회로 배선(54)에는 주회로 배선부의 인덕턴스를 저감하기 위해 평행 도체판(래미네이트 버스 바)을 이용하고 있다.FIG. 14 is a three-dimensional view in which four modules 46 of FIG. 13 are arranged so that two arms (upper arm 51 and lower arm 52) of one phase are constituted by forty planar semiconductor devices of the present invention. The modules are insulated by the insulator 53, and a parallel conductor plate (laminated bus bar) is used for the main circuit wiring 54 which interconnects the stack structures with each other in order to reduce the inductance of the main circuit wiring portion.

도 15는 도 14의 구성을 3상 브릿지(58)를 4 다중화하여 300MW급의 전력용 변환기 시스템을 구성한 경우의 밸브 홀 레이아웃도이다. 본 시스템에서의 3상 브릿지의 사이즈는 약 8000×1500×8000mm, 직류 콘덴서(57)를 제외한 부분에서는 5800×1000×3800mm로, 종래형 소자(GTO등)를 이용한 경우에 비해 변환기 자체의 용적이 매우 작아져 있다. 그 결과, 변환기내에 필요한 배선(60)의 길이가 상당히 단축될 수 있으므로, 평행 배선을 이용한 효과를 고려하지 않은 단순한 배선 길이로부터의 계산이라도 배선의 인덕턴스는 1 소자당 1.5μH 이하로, 종래에 비해 반이하로 할 수 있다. 또한 주변 부품의 삭감, 경량화가 가능하게 되어 전체 코스트는 대폭 삭감된다.FIG. 15 is a valve hole layout diagram when the three-phase bridge 58 of the configuration of FIG. 14 is multiplexed to constitute a 300MW class power converter system. The size of the three-phase bridge in this system is about 8000 × 1500 × 8000mm and 5800 × 1000 × 3800mm in parts other than the DC condenser 57, and the volume of the converter itself is lower than that of a conventional device (GTO, etc.). Very small. As a result, since the length of the wiring 60 required in the converter can be considerably shortened, the inductance of the wiring is 1.5 μH or less per element, even when calculating from a simple wiring length without considering the effect of using parallel wiring. It can be less than half. In addition, peripheral parts can be reduced and reduced in weight, and the overall cost is greatly reduced.

본 발명의 평면형 반도체 장치는 상기의 예로 한정되지 않고 변환 용량이 10MVA 이상인 대용량 전력 변환 장치에 이용하는 것이 유효하며, 변환 용량이 50MVA 이상에서 전력 계통에 이용되는 자여식 대용량 변환 장치나 밀(mill)용 전력 변환기로서 이용되는 대용량 전력 변환 장치에 적합하고, 가변속 양수 발전, 압연기, 빌딩내 변전소 설비, 전철용 변전 설비, 나트륨 유황(NaS) 전지 시스템 등에도 이용할 수 있다.The planar semiconductor device of the present invention is not limited to the above examples, and is effective for use in a large-capacity power converter having a conversion capacity of 10 MVA or more, and is a self-contained large-capacity converter or mill for a power system having a conversion capacity of 50 MVA or more. It is suitable for the large-capacity power converter used as a power converter, and can also be used for variable speed pumping power generation, rolling mills, substation equipment in buildings, substation equipment for trains, sodium sulfur (NaS) battery systems, and the like.

본 발명에 따르면, 복수개의 반도체 칩을 병렬로 배치한 평면형의 반도체 장치에서, 각 반도체 칩의 동작 제어를 행하는데 필수인 제어 전극의 배선을 형성하기 위한 부재, 즉 인출 전극 및 그 절연용 부재가, 동시에 반도체 칩상의 제어 전극과 인출 전극 배선을 항상 정합(整合)하고, 패키지내에서의 각 반도체 칩의 위치 결정을 하는 기능을 더 구비한 자기 정렬 구조로 되어 있다. 이것에 의해 패키지를 구성하는 다른 부재간에서의 열팽창 계수 등에 기인하는 상호 위치 변위, 부재간의 응력(stress)등에 기인하는 문제의 발생을 방지하고, 또한 칩간을 줄여 실장 밀도를 향상시킬 수 있다.According to the present invention, in a planar semiconductor device in which a plurality of semiconductor chips are arranged in parallel, a member for forming wiring of a control electrode which is essential for controlling the operation of each semiconductor chip, that is, a drawing electrode and an insulating member thereof is provided. At the same time, the self-aligned structure further has a function of always matching the control electrode on the semiconductor chip with the lead-out electrode wiring and positioning each semiconductor chip in the package. As a result, problems caused by mutual positional displacement, stress between members, and the like caused by thermal expansion coefficients among the other members constituting the package can be prevented, and the mounting density can be improved by reducing the chip-to-chip.

또한 본 발명의 평면형 패키지는 일체형의 제어 전극 배선망을 공통 전극내에 내장하는 구조이므로 제어 전극의 배선 처리가 아주 간소화할 수 있으므로, 특히 다수의 칩의 실장을 필요로 하는 경우에도 대응이 가능하고, 조립 작업성이나 패키지로서의 신뢰성도 비약적으로 향상한다. 또한 패키지를 박형이고 콤팩트하게 할 수 있으므로, 열저항도 낮아진다. 또 본 방식의 제어 전극 배선은 주회로 배선망의 영향을 받기 어렵고, 게이트 배선으로의 노이즈의 영향을 저감할 수 있다.In addition, since the planar package of the present invention has a structure in which an integrated control electrode wiring network is incorporated in the common electrode, the wiring process of the control electrode can be very simplified, and therefore, even when a large number of chips are required to be mounted, it is possible to cope with it. The assembly workability and the reliability as a package are greatly improved. In addition, the package can be made thin and compact, resulting in low thermal resistance. Moreover, the control electrode wiring of this system is hardly influenced by the main circuit wiring network, and the influence of noise on the gate wiring can be reduced.

이상에 의해 다칩 병렬 접속이 가능한 평면형 반도체 장치를 실현할 수 있으므로, 정격 전압 3.5kV, 정격 전류 1kA 이상, 또한 5kV, 3kA 이상이라고 하는 대용량 반도체 장치를 실현할 수 있다. 또한 이들 반도체 장치를 이용한 대용량 전력 변환 장치는 장치 용적, 코스트를 대폭 삭감할 수 있다. 또한 장치를 콤팩트하게 할 수 있으므로, 직류 배선의 인덕턴스를 대폭 삭감할 수 있어 소자의 전압 이용률을 향상시킬 수 있다.Since the planar semiconductor device which can be connected in parallel with a multichip can be implement | achieved by the above, the high capacity semiconductor device of rated voltage 3.5kV, rated current 1kA or more, and 5kV, 3kA or more can be realized. In addition, a large-capacity power converter using these semiconductor devices can significantly reduce device volume and cost. In addition, since the device can be made compact, the inductance of the DC wiring can be greatly reduced, and the voltage utilization rate of the device can be improved.

Claims

A plurality of semiconductor chips having a first main electrode and a control electrode on a first main surface and a second main electrode on a second main surface in a planar package insulated between a pair of common electrode plates exposed on both sides with an insulating outer cylinder. In a semiconductor device in which the semiconductors are arranged in parallel,

The control electrode wiring drawn out from the control electrode on each semiconductor chip, and the insulating member for insulating it from the main electrode wiring have a structure which serves as positioning of each semiconductor chip with respect to at least one of the said common electrode board, It is characterized by the above-mentioned. Planar semiconductor device.

A control electrode wiring for inserting an intermediate electrode that serves as both conduction and heat dissipation into at least the first main electrode side between the main electrode of each semiconductor chip and the common electrode plate facing the same, and withdraws from the control electrode on each semiconductor chip, and the main electrode An insulating member for insulated from electrode wiring has a structure that serves as positioning of the first main electrode side intermediate electrode with respect to at least one of the common electrode plates.

The through-hole or notch of claim 2, wherein the insulating member for insulating the control electrode wirings drawn out from the control electrodes on the semiconductor chips with the main electrode wirings is formed in the intermediate electrode on the first main electrode side. ) And a hole or a groove formed at a predetermined position of the common electrode plate facing the first main electrode of the semiconductor chip, thereby determining the mutual position of the intermediate electrode and the common electrode plate. Semiconductor device.

A plurality of semiconductor chips having a first main electrode on a first main surface and a second main electrode on a second main surface are arranged in parallel in a planar package insulated between a pair of common electrode plates exposed on both sides with an insulating outer cylinder. In the semiconductor device built-in,

Through-holes or sections formed between the main electrode of each semiconductor chip and the common electrode plate opposite to each other are inserted at least the intermediate electrode which serves as both conduction and heat dissipation, and formed in the intermediate electrode of the first main electrode side. And a hole or a groove formed at a predetermined position of the common electrode plate facing the first main electrode of the semiconductor chip, thereby determining the mutual position of the intermediate electrode and the common electrode plate. Semiconductor device.

The planar semiconductor device according to any one of claims 2 to 4, wherein the intermediate electrode and the semiconductor chip on the first main electrode side are mutually positioned by an insulating guide member.

The planar semiconductor according to any one of claims 2 to 4, wherein the intermediate electrode on the first main electrode side and the intermediate electrode on the second main electrode side are mutually positioned by an insulating guide member. Device.

And a control electrode wiring network in which control electrodes of the plurality of semiconductor chips are electrically connected through each of the lead electrodes, is formed inside a common electrode plate facing the first main surface side.

8. The planar semiconductor device according to claim 7, wherein the control electrode wiring network has a function of applying a pressing force to the lead electrode to maintain contact with the control electrode on the semiconductor chip.

The planar semiconductor device according to claim 7, wherein the control electrode wiring network is made of a sheet-like elastic member.

8. The planar semiconductor device according to claim 7, wherein the lead electrode connected to the control electrode wiring network has elasticity in its main axis direction and has a function of maintaining contact with the control electrode on the semiconductor chip.

The planar semiconductor device according to claim 10, wherein the lead-out electrode is formed of an integrally molded article formed by a portion in which a flat plate is bent to give elasticity and a portion in contact with a control electrode on a semiconductor chip.

8. The planar semiconductor device according to claim 7, wherein the control electrode wiring network formed in the package has an integrated rigidity.

8. The planar semiconductor device according to claim 7, wherein an individual resistor is provided for each semiconductor chip between the control electrode of each semiconductor chip and the control electrode wiring network formed inside the common electrode.

A power conversion device using the planar semiconductor device according to any one of claims 1, 2, 4, and 7, as a main conversion element.